UltraScale FPGA 系统管理向导配置与温压监测实战

Xilinx System Management Wizard 是 Vivado 和 Vitis 工具中用于生成系统监控 IP 核的图形化配置工具。它支持将温度、电压、时钟监控及外部模拟输入等功能集成到设计中，并兼容 AXI4-Lite 与 DRP 接口。

核心功能与架构

该工具主要利用内置传感器和 XADC/SYSMON 模块进行实时数据采集。通过 SYSMON 硬件宏（Hard Macro），我们可以监控 FPGA 内部的温度、VCCINT、VCCAUX 及 VCCBRAM 等关键参数。此外，它还支持配置外部传感器的多通道模拟输入，并能设置高低阈值警报（如 Over Temperature Alarm）以应对异常工况。

系统架构概览

启用 AXI-Lite 接口时，控制管理模块与 SYSMON 硬件核心紧密协作。SYSMON 内部包含模拟输入源与 MUX、ADC 功能模块、寄存器空间以及 DRP 接口。其寄存器空间允许通过 DRP 访问多达 256 个 16 位寄存器：

状态寄存器：地址 0x00 至 0x3F 和 0x80 至 0xFF，只读，存储 ADC 测量数据。
控制寄存器：地址 0x40 至 0x7F，可读写。

AXI4-Lite 地址映射需左移 2 位（即放大 4 倍）才能对应到 SYSMON 的 8 位地址空间。读写时序遵循标准的 AXI 协议，包括地址通道、写数据通道和读数据通道的握手信号。

IP 核配置指南

在 Vivado 中添加 IP 后，我们按以下步骤进行配置，重点关注温度与电压的 AXI4-Lite 输出。

基础设置 (Basic)

启动通道选择：若仅需监测单一通道（如芯片温度），选 Single Channel；若需顺序采样多个通道，推荐 Channel Sequencer。
序列器模式：Continuous 模式适合实时监测，Event 模式仅在特定事件触发时采样。此处建议选 Continuous。
通道平均：为降低噪声影响，建议开启 Averaging，通常设置为 16 次采样平均（UG580 文档说明）。
DRP 时序：默认 DCLK 频率和 ADC 转换速率（如 200 KSPS）即可满足多数需求，采集时间设为 4 个时钟周期。

警报与基准配置

参考电压：选择 Internal 使用 FPGA 内部参考电源，这会影响 ADC 精度，一般无需更改。
温度警报：设置 Trigger（触发阈值）和 Reset（复位阈值）。当温度超过 Trigger 时激活警报，低于 Reset 时关闭。
电压警报：分别设定 Lower（下限）和 Upper（上限）阈值，超出范围即触发告警。

外部通道与仿真

如需接入 VP/VN 外部模拟信号，启用 External Multiplexer 并选择相应通道。对于 Bipolar 模式，仅当需要采集正负电压时开启。仿真部分可直接调用 IP 自带的示例工程查看 ADC 转换结果，无需额外配置。

数据处理与公式

寄存器映射

ADC 转换结果以 16 位精度存储，但在 32 位 DRP 总线中位于低 16 位。读取时需确保地址对齐。

转换公式

计算实际物理值前，需确认 FPGA 架构（UltraScale）及参考电压源类型。

温度转换：根据 ADC 输出精度（10 位或 16 位）选择对应公式。例如，16 位模式下分母为 2^16。
电压转换：注意衰减系数通常为 3（特殊情况为 6）。同样依据精度选择公式，将数字量转换为实际电压值。

调试与验证

完成配置后，可通过两种方式验证数据准确性：

Dashboard：连接设备后，利用 Xilinx Dashboard 实时查看芯片内部数据，作为对照基准。