FPGA（Field Programmable Gate Array）是一种可重构硬件设备，它不像 MCU 那样运行软件，而是通过硬件电路本身实现逻辑功能。
一个完整的 FPGA 学习体系通常包括：
- 基础理论
- HDL 编程（Verilog / VHDL / SystemVerilog）
- 仿真 & 综合 & 时序分析
- 开发工具链（Vivado/Quartus/ModelSim 等）
- 板级实践与外设驱动
- 高级设计：高性能 / 验证 / 项目实战
一、FPGA 系统学习导图结构
1. FPGA 学习总览导图
FPGA 学习总览 ├── FPGA 基础 │ ├── FPGA 原理 │ │ ├── 逻辑单元 LUT │ │ ├── 触发器 FF │ │ ├── 布局与连线 │ │ └── 时钟管理 │ ├── FPGA vs ASIC vs MCU │ └── FPGA 应用方向 ├── HDL 编程 │ ├── Verilog │ ├── VHDL │ └── SystemVerilog ├── 开发工具链 │ ├── Vivado │ ├── Quartus │ └── ModelSim/ Questa ├── 仿真与综合 ├── 时序约束与优化 ├── 外设接口 ├── 项目实践 └── 高级主题
2. HDL 编程导图（重点）
HDL 编程 ├── 语法基础 │ ├── 模块定义 │ ├── 端口 IO │ ├── 时序 / 组合电路 │ └── 控制语句 ├── 常用语法 │ ├── always │ ├── assign │ └── generate ├── testbench │ ├── 仿真驱动 │ ├── 时序验证 │ └── 波形分析 ├── 常见编码范式 │ ├── 状态机 │ ├── FIFO │ └── FSM └── SystemVerilog 特性
3. Vivado/Quartus 工具链导图
FPGA 工具链 ├── 创建项目 ├── 约束文件 │ ├── 时序约束 │ ├── 引脚约束 │ └── 时钟约束 ├── 仿真 ├── 综合 ├── 实现 ├── 生成比特流 └── 板级下载调试
4. 外设接口导图
外设接口 ├── UART ├── SPI ├── I2C ├── GPIO ├── DDR/SDRAM ├── PCIe └── AXI 总线
5. 高级扩展导图
高级主题 ├── 高性能设计 │ ├── Pipeline │ ├── Parallelism │ └── 时序收敛 ├── 静态时序分析 STA ├── 低功耗技术 ├── DSP/AI 加速 └── 片上片间通信
二、按阶段学习建议
阶段 1：入门与理论基础
- FPGA 原理与组成
- HDL 基础语法
- Blink/计数器/状态机
目标：能独立写小模块并仿真
阶段 2：EDA 工具与仿真
- Vivado/Quartus 使用
- Constraint 文件规则
- ModelSim/Questa 仿真
目标：能完成从代码 → 仿真 → 综合 → 下载的完整流程
阶段 3：外设与项目落地
- UART/SPI/I2C 控制器
- 片内总线（AXI）
- DDR3/SDRAM 访问
目标：完成真实外设驱动与板级系统验证
阶段 4：高级优化与实战
- 时序收敛技巧
