6 层高速 PCB 设计实战：逻辑派 FPGA-G1 开发板布局布线详解

本文记录了一次基于立创 EDA 的 6 层高速 PCB 设计全过程，以逻辑派 FPGA-G1 开发板为对象。项目涉及异构架构（FPGA + ARM）、DDR3 内存、HDMI 输出及复杂电源树管理。通过实际案例，梳理从原理图导入、叠层设置、模块化布局到阻抗控制与 DRC 检查的关键步骤。

一、硬件架构与资料准备

1. 核心器件概述

开发板采用 FPGA 与 ARM Cortex-M4 内核相结合的异构架构，适合学习 SoC 概念。

主控芯片：高云 GW2A-LV18PG256C8/17（FPGA），兆易创新 GD32F303CBT6（ARM）。
存储系统：FPGA 端配备 QSPI Flash（W25Q64），ARM 端支持 TF 卡扩展；DDR3 SDRAM (MT41J128M16JT) 提供 256MB 高速缓存。
外设接口：包含 HDMI 视频输出、USB OTG、JTAG/SWD 调试口及 2x20 Pin 扩展排针。

2. 电源管理系统

电源设计是高速板稳定的基石。输入通常为 5V，经 DC-DC 开关电源和 LDO 线性稳压器转换为多路电压轨：

核心电压：1.2V（FPGA/ARM 内核）。
I/O 电压：3.3V/2.5V/1.8V（Bank 供电）。
辅助电压：DDR3 需 1.5V，PLL 需模拟电源等。设计时需绘制电源树模型，明确电流路径，确保电容靠近引脚放置，满足滤波需求。

3. 时钟与复位

外部晶振（如 27MHz, 50MHz）作为系统心跳，FPGA 内部 PLL 负责倍频分频。复位电路由按键、电容电阻构成，确保上电初始状态稳定。

二、EDA 工程初始化与叠层设置

1. 原理图导入与结构对齐

新建工程后，导入嘉立创开源广场提供的 DXF 结构文件。注意区分顶层与底层板框，将定位孔和关键接口（如 USB、HDMI）固定位置。利用'交叉选择'功能快速关联原理图模块，便于后续模块化布局。

2. 层数分析与叠层方案

根据 DDR3 频率及走线密度，四层板难以满足要求，故选用 6 层板。推荐叠层方案如下：

Layer 1: Top Signal
Layer 2: GND (参考平面)
Layer 3: Signal (高速信号层)
Layer 4: PWR (电源层)
Layer 5: GND (参考平面)
Layer 6: Bottom Signal

此方案提供了三个信号层，且相邻信号层夹在两个地平面之间，有利于减少串扰并保证回流路径完整。若空间允许，也可采用'假八层'方案（Top, GND, Sig, Sig, PWR, GND, Bottom），但需注意相邻信号层间的隔离。

3. 阻抗规则预设

高速信号需严格控制特性阻抗。使用阻抗计算工具设定规则：

单端信号：50Ω（线宽约 4.3mil）。
差分信号：USB 90Ω，HDMI/DDR 时钟 100Ω（线宽约 4.1mil，间距约 7.9mil）。在设计规则中提前定义网络类，避免后期反复调整。

三、模块化布局策略

布局遵循'先大后小、先主后次'原则，结合飞线疏密程度进行优化。

1. 核心区域划分

FPGA 区域：置于板面中心或靠近高速接口，预留 BGA 扇出空间。
DDR3 区域：紧邻 FPGA，尽量缩短数据线和地址线长度，对称布局（若双颗）。滤波电容紧贴引脚。
电源模块：DC-DC 电感垂直摆放，输入输出回路紧凑，反馈路径短且避开敏感器件。
接口区域：HDMI、USB、Type-C 等接口靠边放置，ESD 保护器件紧靠端口。

2. 关键器件处理

晶振：放置在 MCU/FPGA 引脚附近，包地处理，下方禁止铺铜，远离高速线。
BGA 扇出：采用'狗骨'式或过孔直接扇出，内层走线优先参考完整地层。
测试点：关键电源和信号预留测试点，方便调试。

3. 结构件适配

导入 DXF 后，将机械孔、螺丝柱位置标记清楚，确保 PCB 与外壳匹配。排针方向需考虑高度限制，必要时调整 3D 模型 Z 轴坐标。

四、高速信号布线规范

1. DDR3 布线

DDR3 对时序和阻抗要求极高。

分组布线：数据线按高低位分组，同组同层。
等长控制：DQS 与对应数据线等长误差建议±10mil 以内，地址线±25mil。
拓扑结构：点对点或 T 型拓扑，端接电阻位置严格遵循手册（串联在源端或负载端）。
参考平面：必须参考完整的地平面，避免跨分割。

2. HDMI 与 USB 差分对

阻抗匹配：HDMI 100Ω差分，USB 90Ω差分。
等长调节：对内误差<5mil，组间误差<10mil。
避让干扰：避开电感、晶振等敏感器件，必要时增加包地过孔。
3W 原则：线间距至少为线宽的 3 倍，减少串扰。

3. FPGA Bank 信号

不同 Bank 的信号需分别进行等长约束。对于非差分的高速信号，尽量保持线宽一致，并在 FPGA 外部满足 3W 间距。内部空间受限时，可适当放宽，但需评估信号完整性风险。

五、电源完整性与 DRC 检查

1. 电源铺铜与载流能力

大面积铺铜：电源层尽量完整，避免狭长通道。大电流路径加宽线宽或增加过孔数量。
热焊盘处理：大电流过孔采用热焊盘连接，防止散热过快导致虚焊，同时保证电气连通。
去耦电容：每个电源引脚旁配置合适容值的电容，高频小电容贴近引脚。

2. 地平面缝合

在板框边缘添加缝合地过孔（Stitching Vias），间距约 1mm，形成法拉第笼效应，抑制电磁辐射。信号换层时，必须在附近放置回流过孔。

3. DRC 与优化

完成布线后执行 DRC 检查，重点关注：

线宽/间距违规：特别是阻抗线区域。
未连接网络：检查电源是否连通。
锐角铜皮：清理尖角，防止放电或生产缺陷。
跨分割：确保高速信号不跨越电源或地平面的分割区域。

六、文件导出与打样

设计完成后，需准备以下文件用于生产：

Gerber 文件：包含所有层的光绘数据，注意开启阻抗说明。
BOM 表：物料清单，核对位号与规格。
SMT 坐标文件：供贴片厂使用。
PCB 生产说明：注明层压顺序、阻抗要求、表面处理工艺（推荐沉金）。

下单时选择 FR-4 材质，6 层沉金工艺。对于有高速信号的板子，建议阻抗公差控制在±10% 以内，以确保信号质量。

七、总结与心得

6 层高速 PCB 设计是一项系统工程，核心在于平衡信号完整性、电源完整性与可制造性。

电源树分析：前期务必理清电压转换路径，布局时预留足够空间给电感和大电容。
阻抗控制：差分走线是重中之重，务必在布线前设置好规则，并在后期严格检查。
模块化思维：利用 EDA 软件的组合复用功能，提高相同电路（如电源模块）的设计效率。
细节决定成败：晶振包地、过孔回流、锐角清理等细节直接影响最终产品的稳定性。

通过多次迭代与 DRC 修正，最终实现零错误交付。希望这份笔记能为从事高速 PCB 设计的同行提供参考，共同提升设计水平。