6 层高速 PCB 设计实战：逻辑派 FPGA-G1 开发板布局布线详解
本文记录了一次基于立创 EDA 的 6 层高速 PCB 设计全过程，以逻辑派 FPGA-G1 开发板为对象。项目涉及异构架构（FPGA + ARM）、DDR3 内存、HDMI 输出及复杂电源树管理。通过实际案例，梳理从原理图导入、叠层设置、模块化布局到阻抗控制与 DRC 检查的关键步骤。
一、硬件架构与资料准备
1. 核心器件概述
开发板采用 FPGA 与 ARM Cortex-M4 内核相结合的异构架构，适合学习 SoC 概念。
- 主控芯片：高云 GW2A-LV18PG256C8/17（FPGA），兆易创新 GD32F303CBT6（ARM）。
- 存储系统：FPGA 端配备 QSPI Flash（W25Q64），ARM 端支持 TF 卡扩展；DDR3 SDRAM (MT41J128M16JT) 提供 256MB 高速缓存。
- 外设接口：包含 HDMI 视频输出、USB OTG、JTAG/SWD 调试口及 2x20 Pin 扩展排针。
2. 电源管理系统
电源设计是高速板稳定的基石。输入通常为 5V，经 DC-DC 开关电源和 LDO 线性稳压器转换为多路电压轨：
- 核心电压：1.2V（FPGA/ARM 内核）。
- I/O 电压：3.3V/2.5V/1.8V（Bank 供电）。
- 辅助电压：DDR3 需 1.5V，PLL 需模拟电源等。 设计时需绘制电源树模型，明确电流路径，确保电容靠近引脚放置，满足滤波需求。
3. 时钟与复位
外部晶振（如 27MHz, 50MHz）作为系统心跳，FPGA 内部 PLL 负责倍频分频。复位电路由按键、电容电阻构成，确保上电初始状态稳定。
二、EDA 工程初始化与叠层设置
1. 原理图导入与结构对齐
新建工程后，导入嘉立创开源广场提供的 DXF 结构文件。注意区分顶层与底层板框，将定位孔和关键接口（如 USB、HDMI）固定位置。利用'交叉选择'功能快速关联原理图模块，便于后续模块化布局。
2. 层数分析与叠层方案
根据 DDR3 频率及走线密度，四层板难以满足要求，故选用 6 层板。推荐叠层方案如下：
- Layer 1: Top Signal
- Layer 2: GND (参考平面)
- Layer 3: Signal (高速信号层)
- Layer 4: PWR (电源层)
- Layer 5: GND (参考平面)
- Layer 6: Bottom Signal
此方案提供了三个信号层，且相邻信号层夹在两个地平面之间，有利于减少串扰并保证回流路径完整。若空间允许，也可采用'假八层'方案（Top, GND, Sig, Sig, PWR, GND, Bottom），但需注意相邻信号层间的隔离。
3. 阻抗规则预设
高速信号需严格控制特性阻抗。使用阻抗计算工具设定规则：
- 单端信号：50Ω（线宽约 4.3mil）。
- 差分信号：USB 90Ω，HDMI/DDR 时钟 100Ω（线宽约 4.1mil，间距约 7.9mil）。 在设计规则中提前定义网络类，避免后期反复调整。
三、模块化布局策略
布局遵循'先大后小、先主后次'原则，结合飞线疏密程度进行优化。
1. 核心区域划分
- FPGA 区域：置于板面中心或靠近高速接口，预留 BGA 扇出空间。
- DDR3 区域：紧邻 FPGA，尽量缩短数据线和地址线长度，对称布局（若双颗）。滤波电容紧贴引脚。
