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6 层高速 PCB 设计实战：立创逻辑派 FPGA-G1 开发板笔记
记录了基于立创 EDA 进行 6 层高速 PCB 设计的完整流程，以立创逻辑派 FPGA-G1 开发板为例。内容涵盖电源树分析、元器件模块化布局、叠层设置、阻抗计算与控制、差分信号布线（DDR3、HDMI、USB）、等长调节、DRC 检查及 Gerber 文件导出。重点讲解了 DCDC 电源布局、高速信号完整性处理及过孔缝合技巧，适合 FPGA 硬件初学者参考。
记录了基于立创 EDA 进行 6 层高速 PCB 设计的完整流程，以立创逻辑派 FPGA-G1 开发板为例。内容涵盖电源树分析、元器件模块化布局、叠层设置、阻抗计算与控制、差分信号布线（DDR3、HDMI、USB）、等长调节、DRC 检查及 Gerber 文件导出。重点讲解了 DCDC 电源布局、高速信号完整性处理及过孔缝合技巧，适合 FPGA 硬件初学者参考。
立创·逻辑派 FPGA-G1 是一款面向学习和开发的国产 FPGA 开发板，采用 FPGA 与 ARM Cortex-M 内核相结合的异构架构。
主控： GW2A-LV18PG256C8/17、GD32F303CBT6
电源与使用注意事项 开发板通过 Type-C 接口或下载器供电。下载器和 USB 接口均输入 5V 电源。若同时连接外部电源和 USB 端口，可能会引发电源并联问题导致器件受损。请务必遵守排针处仅允许接入 +5V 电压的规定。
在嘉立创 EDA 专业版中新建页面，重命名为'电源树'。从官网导入原理图，找到电源源头（通常为 5V_IN）。放置矩形框和文本标识电源网络，根据芯片手册确定电流大小，绘制电源树结构。
全选器件，点击布局中的'元件区域分布'，使元件分布整齐。导入 DXF 文件以获取板框尺寸。
访问立创开源硬件平台，下载逻辑派 FPGA-G1 开发板的 DXF 文件并导入到 EDA 中。选择导入文档层。
导入 DXF 后会有顶面和底面两个轮廓。将线条设置为板框层，打开 3D 预览确认板子大小。
导入官方提供的快捷键配置文件，提升操作效率。隐藏所有飞线，开始模块化布局。
选中 FPGA 模块及相关器件，使用'元件区域分布'功能将其聚集，并用矩形框和文本标识模块。
同理，将 DDR3 及其周边器件聚集。
将 DDR 电源相关器件聚集。
将 JLink 下载口放置在元件边。
将晶振和指示灯放在一起。
将 HDMI 接口及关联器件靠近放置。
将数码管电路聚集。
抓取 MCU 模块。
抓取 TF 卡座。
大致放置排针。
将电源模块放在电源附近。
检查布局分割是否清晰。
DXF 包含地层和定位孔。直接移动可能导致孔位不重合。需选中按下 X 进行镜像，然后使用 Shift+D 吸附圆心，移动到顶层圆心处。对齐 GND 孔、排线、HDMI 接口、USB 接口、JTAG 下载口、TF 屏幕座子、TF 卡座、按键等固定位置。注意引脚方向和 MCu 下载口方向。
遵循先大后小原则，先放大器件。CPU 一般摆在板子正中间。
将 DDR 放入，确保飞线顺畅。
将 DDR 电源靠近芯片，HDMI 元件放在一起。
打开飞线查看摆放位置。
晶振放在单片机的晶振引脚附近。
将有源晶振及其电容拿过来摆放好。
按照方便布线的规则摆放。
将 5V 输入换个颜色，方便识别连接关系。找出三路电源线，调整 3.3V、1.5V 和 1.0V 的位置。
大器件基本塞入，后续微调。
ESD 器件要靠近 HDMI 端子。将所有器件抓起来，除了接口。放置电容和二极管，将 GND 设置为灰色。调整 ESD 位置，保证线路顺利。0Ω电阻摆过来，上下拉电阻靠近各自管脚。
抓取复位电路，按键已固定，移动其他元器件到复位引脚附近。
抓取 TFT 底座，先放滤波电容在 3.3V 位置。顶层放不下放底层，管脚对齐。
一个 3.3V 对应一个滤波电容。抓取测试点合理布局。
抓取 DLink 下载接口，先抓取电容，布局剩下的测试点。
抓取 RGB 灯，按飞线布局。
按键固定，抓取其他三个元件。
为防止静电，ESD 器件靠近接口放置。
小结： 晶振靠近芯片，ESD 靠近端口，熟练使用快捷键。一个电源端口对应一个滤波电容。
抓取模块，根据飞线位置布局。
找个 3.3V 地方放下，不好走线再调整。
抓取 NOR Flash 电阻、电容。顶层器件太多先放底层。
抓取电路，按飞线摆放。底下为直线布局，上面打孔对齐。
布置按钮边上元件，剩余三个是另一个按钮的保护电路。
根据飞线暂时放置，有问题放底部。剩下测试点等电源模块重新布局时放在电源模块边上。
一片 DDR 不用对称，尽量靠近 CPU。两片 DDR 需对称布局。滤波电容靠近引脚。串联端接电阻一般放在 CPU 端，并联端接电阻放在 DDR 端。T 端结构串联电阻放在 T 点，并联端接放在最后一片 DDR 后面。
抓取滤波电容（后期扇出过孔时摆放）。抓取端接匹配电阻（软件做阻抗匹配，单端 50Ω，差分 100Ω）。给 VTT 电源网络改色。打开飞线布局，多余放底部。1.5V 电源改蓝色。
按芯片手册布局。主干道为 5V 和 3.3V 输入输出。部件紧凑，电源路径短。电容靠近主干道，先大后小。电感和电容尽量放在主器件面，电感垂直放置。反馈路径框起来。
抓取 3.3V、1.5V 输出、1.0V 电路及滤波电路。滤波电容放在 FPGA 下面，打过孔连接。
优先摆放 5V 进线经过的元件。靠近 5V 摆放。经过 ESD 器件后经过滤波电容。差分元件 ESD 器件与差分线对齐。CC 管脚下拉及上拉根据管脚布局。
输入输出回路电容抓出来，顶层不好布局放底层，贴着引脚放。反馈电容电阻抓起来，利用空间。自举电容放在合适位置。
复用布局，组合复用。相邻电感摆放需垂直。1.0V 改色区分。
最终布局，放置 DDR 模块电源。
VREF_DRAM 与端接电阻靠近。抓取滤波电容、DDR3 电源、输入输出电阻。VREF_DRAM 电容按要求摆放。
查看 3D 模型布局情况。
修改排针 Z 轴高度和 Y 轴旋转角度，使排针都在下面，避免影响拓展板高度。
DDR 工作频率最高。判断走几层板子看元件飞线最密的地方。四层板走线层不够，六层板正好有三个走线层。
方案一：顶层、GND、信号层、电源层、GND、底层。双 GND 吸收噪声。 方案二：假八层，多一个走线层，适用于逻辑派 FPGA 板子。注意相邻走线层串扰。 方案三：GND 和电源层互换，底层器件无法参考 GND。 方案四：比方案三差，信号层跨分割造成阻抗不匹配。
暂定方案一。设置板子层数和配置，铺铜。
传输线与平面之间形成寄生电感、电容、电阻，综合为特性阻抗。高速线路需考虑这些参数。
会导致信号反射、失真等问题。
常见阻抗：单端 50Ω，差分 90Ω/100Ω。HDMI 100Ω，DDR 时钟 100Ω，USB 90Ω。修改参数为板子厚度 1.6mm，查看结果。可按生产完成后的板子数据进行设计。
将所有线宽设置为对应阻抗线宽，让板厂调节。
按嘉立创最小安全距离设置。
控制过孔尺寸以保证免费打板。
添加电源网络类，加入所有电源线，设置电源规则，绑定电源网络，调节 POWER 导线规则。
依次添加 FPGA_IOT24 等差分对规则，共二十多对。部分 Bank 不需要做差分，只需等长控制阻抗。
点击自动生成，改为 N,P。选中所有差分对应用。添加 USB 90Ω差分。确定差分对规则，将 USB 这对差分改为 90Ω。
右键元件，扇出布线，操作类型新增，应用。完成扇出。
抓取 1.0V 按引脚放置。一大一小电容为一组。调整过孔位置以便放下电容。
抓取 3.3V，按 Bank 放置电容。
抓取 Bank7 引脚，放置电容。开启 Bank5 和 Bank6，拉出线。
找到 DDR 模块，扇出布线，类型选择新增。
尽量一个管脚匹配一个电容。VREF 也塞进来。
抓取 DDR3 级联电阻，找到自己的位置连接。为了好走线，放在 Top 层。填充电源，接地两两组成一个。顶层也是填充区域。
先将其他 HDMI 线连接完成，进行差分对连接。GND 和差分线打出过孔。电源打出过孔。差分要有伴随地过孔，复制粘贴。
补上 5V 电源铜皮。补两个地过孔屏蔽高速信号。HDMI 模块线基本完成。
电源线连接后，地过孔处理。直接连接的信号线直接连接。连接测试点，放上过孔。
连接晶振，包地处理。按 MCU 管脚连接。
电源线加粗。绕一下完全连接好。拉出四根线方便 TF 卡和 ESD 连线。
对按钮打孔。
扇出孔方便布线。调整过孔。管脚交叉打两排孔。连番调整布局和布线。飞出并连接两根线。填充区域增大载流能力。
设置 MSD，调整飞线位置和距离。短线链接完成，长线需链接。
差了一个地过孔，扇出并对齐。每个 GND 留回流地过孔。从按键开始与 FPGA 扇出布线。尽量连接成串联形式。按键区域连接完成。调整 LED 灯电路，扇出打孔连接。
晶振处理和包地，晶振线尽量加粗。
模块基本完成。略微修改布局，根据扇出引脚连接。
找到数码管，拉出线。下面的线拉成一排，依次连接并扇出过孔。
JTAG 接口 5V 电源填充，放上过孔。GND 也是如此。测试点连接。远处信号线打过孔扇出。GND 扇出回流孔。FPGA 外设部分基本扇出完成。
尽量采取铺铜处理，还要打孔过流。电感下面不要去走线，挖空防止电磁干扰。
多给几个扇孔。铺铜和多加地过孔增加过流能力。调整模块位置开始连线。包地处理。5V 电源 GND 填充回流孔。输入 5V 填充处理。包裹上。顶层连接。
输出 3.3V 填充。输入电感填充。增加几个地过孔。GND 包起来。连接反馈。最终样子。
电感旋转后删除报错填充区域，重新填充。1.0V 电源填充。镜像 GND 包裹。连接反馈。顶层包裹。
复用布局布线，拉过来慢慢调整。复制填充区域。和前两个电源模块一样扇出。电流不大，两个扇孔就好。对齐。填充。
GND 回流填充。供电最好一块铜皮。电源模块线加粗处理。打好孔站好位置。1.5V 复制位值。输入铺铜。填充连接。调整输入输出地流回芯片内部。回流孔和电源圈起来填充。电源部分扇孔完成。
保证特性阻抗，单端 50Ω，差分 100Ω。DDR 差分线有三对（时钟、LDQS、UDQS）。数据线分高 8 位、低 8 位。设置 3W 规则（导线中心到导线中心 3 倍线宽）。嘉立创 EDA 线距是边缘到边缘，所以应该是 4.3×2。
高八位数据正负线。LDM 也是低位。低八位所有的线。高 8 位所有的线。新建网络命名为 DDR3，搜索添加。设置分类。
低 8 位更改颜色。打开飞线。
ADDR 地址线给一个颜色。安全间距修改为 3W 规则。D0-D7 也是 3W 原则。D8-D15 也是 3W 原则。
优先走第三层，参考地层。先从低 8 位开始布线。
来到第三层，优先走差分线。布线模式调成忽略，强行连接能连接的线。不能强行连接的拉出来。调整过孔位置。
调整过孔。有错误一点一点改正直到 DRC 无报错。调整地址线走线。上面的线在第三层也可以走。修改这几层的连线。FPGA 扇出连线完成。
打开飞线，更改网络颜色。如果直接拉过来发现交叉。FPGA 输出管脚有电容，放在 3.3V 输出进行滤波。孔扇出到中间。调整过孔为 N,P 一对。不断调整过孔走线。HDMI 和 USB 差分引出。
每个 Bank 的信号线都要做等长调节。Ctrl+R 打开飞线。Bank 0-7，其中 4,5,6,3 已扇出完成（DDR 线）。
设置 Bank0 的网络类，设置颜色。引出管脚做等长调节。找到管脚号一一找到。打开所有引出管脚飞线。新加网络类起名 Bank0。截屏悬浮，一个个找到 Bank0 网络类加入。设置颜色。阻碍地电容调换位置。两队差分对换层。修改规则让一个通道走两根线。放置约束区域，选择第三层，创建差分对区域。调整完线路后改小约束条件。
截图对照将 Bank7 差分对添加网络。更改 Bank7 颜色。打开飞线布局。处理回流地过孔。修出来方便走线。先连接上报错以后修理。一边等长一边调节 DRC 报错。
悬浮起来一一对照导入 Bank1。添加完成后打开飞线。调整过孔。先走完线，等长调节时再调整 DRC 错误。
分类和添加。LVDS 当做高速单端处理。添加完成。打开飞线。这边可以出两根线。FPGA 里面满足不了 3W 原则，外面尽量满足。Bank2 线完成，等长调节时再修改 DRC。
依次加入。IOR35 是板子里面的线不需要添加。带字母的是外设线。设置颜色。打开飞线布线。FPGA 里面无法进行 3W 间距，在外面尽量满足。妨碍电容先放在电源输入。先把所有线拉出来。后续调整差分对等长时详细调整 DRC。
打开所有飞线，关闭电源和 GND 飞线。大多数飞线集中在 FPGA 上方，优先级不高，保证连通即可。除了电源基本上都布置完成，修改完电源就进行 DRC 检查和等长调节。
输入进来的 5V 和 1.0V, 3.0V, 1.5V 是重要的四个电源。第 3 层信号参考第 2 层，第 4 层信号参考第 5 层。
放置铺铜区域在第四层。都是 5V 网络。板框边走一圈地。铺铜区域最小优化宽度改为 5mil。连接方式改为直连。铺铜间距修改。Shift+B 重建铺铜区域。载流不够来到底层。多出走线加填充区域。添加 10mil 斜角。放置过孔多个增加载流能力。40mil 线直接拉到底下 5V 输入。距离板框有一个地过孔的距离。这边的 5V 直接填充就行。
用第五层处理。先铺铜再去考虑信号划分割。第四层有导线，需要包裹起来。尽量让第四层的线不要化分割。修补一下让 1.5V 全都连接上。
连接 VREF 电源。
绕开信号线。补充地过孔，修改铜皮。防止干扰重要线给两个过孔。修改铺铜区域确保不影响信号线走线。DDR 区域电源 5V 处理完。
底层走线。包地处理。铺铜。选中两个铺铜区域布尔运算合并。妨碍铺铜的电容拿到电源输入的地方。最后一个 1.0V。选中这两个区域铺铜合并。
第五层电源层整版铺铜为 3.3V。几个 3.3V 在 1.5V 内没铺上修改一下。用铺铜区域圈起来。打开工具铺铜管理器。让第五层 3.3V 优先级最高。3.3V 铺铜出来。稍微修改让 3.3V 都铺铜完成。电源连通性处理完成，接下来进行布线优化。
先修理 DDR3 的 DRC 报错。修改 Bank0 修线，把 DRC 修没，到时候再做等长调节。
第三层 Bank7 修完。修第四层。避开晶振信号。
修第三层剩下的线。走线时候一定要避开晶振和电感。修改 DRC。调节这块方便以后进行等长调节。新建约束区域。改为 100ohm-BGA，进行 FPGA 内部 4 对 4 差分布线。让差分对好出线。
处理剩下的十根飞线。基本都是电源飞线。小的飞线一个一个找到连接。剩下电源线进行处理。1.5V 滤波电容没连接上。在这里填充，让 3.3V 也包裹进来。修改 5V 铺铜，当时通道太小。改变 1.5V 电源过孔位置方便 3.3V 铺铜。3.3V 铺铜处理。修正细地方。完整铜皮足够大。
飞线除了 GND 基本完成。第二层对地铺铜。地过孔最后修正，先进行差分对等长调节。
添加等长网络组。
将 D0-D8 都加进来。还有 DQS 以及 LDM。
最长有 878.2mil，DDR3 等长范围是±10mil。
打开设计 - 设计规则 - 网络长度。起名字 D0-D7，最大 850，最小减去 10mil。
保存，找到网络规则，应用新设置好的规则。找到等长网络开始优化。
点击布线，等长调节。按下 Tab 参数设置。3W 原则，线宽 4.3，间距 12.9。
差分对误差设置为 5mil。先调节差分对等长完成。
专门有一个差分对等长调节。按下 Tab 修改参数。保证 3W 间距。
D0-D7 数据线等长完成。大多数在 840mil 左右。
最长的有 650mil，最短 200 多 mil。
新建 D8 到 D15 网络新规则。设置最大和最小值。最长差分正好不用调整。最不好调整的是 200 多 mil 这根，需要调整过孔。
新建等长网络组起图片上的名字。
一共十一根线。
应用规则。
改为差分对一样长。一根一根修线。最短的线利用所有可利用空间。
一个个进行微调。能包地的进行包地处理。DDR3 数据线等长完成，接下来完成地址线时序等长。
地址线和数据线不同，有端接电阻，等长时不把端接电阻线算进来。添加 T8 焊盘。添加上这两个焊盘。一个一个搜索。一共 14 根地址线 A0-A13。还要三根 BA0-BA2。WEN 读写也要记得添加。
先把上面的线先删除，等长时候不会一直占据长度。
先找最长的线看看可不可以优化短了。沿着这跟线向上或者向下修理线。下方那根线是 598，最长的是 875-25=850，修到 850mil 就好了。先让这条线符合差分对规则，然后去进行长度调整。利用好空间。不影响红色线走的情况下，预留出红色线足够的时序等长空间。一根接着一根线去找。一层一层调节。所有地址线基本都在 870mil 左右，最小差分 867mil，最大 872mil，差了 5mil 左右，要求是 25mil 已经满足。连接上电阻。暂时完成 DDR3 地址线时序等长。差了一个复位信号没加在焊盘，全部线都是一根一根调整的，加入进来也会看到符合范围。
修理一下线，电感是敏感器件，差分最好在电感内部走，都避开。两个数字一是大电感。
添加等长网络组。选择 LVDS 的所有线。最长 2100mil，最短 1241mil。
先调整差分对的误差让我们差分对先时序等长。
新建一个网络规则。最长 2122.6mil，最短 1279mil。设置一下最大最小。尽量让一样长。
将网络规则应用。
依次进行差分对时序等长调节。误差都在 3mil 左右。完成 HDMI 接口的 LVDS 信号线的时序等长调节。
有的信号线差距非常小。Bank 线按照 20mil 左右的一个误差去等长就行。实时长度可以看到。将最短的线放在第四层，把底层让出来。还要保证不会切割 5V 的电源。把最短的差分进行多去绕线，让他在我们一个合理的范围，再去等长调节。这时候 bank 线的差值就很好调整了。调整一下这两对差分线。让他符合我们的长度。
一定要满足 3W 间距也就是 12.9mil 的一个间距。其他的线也一样，有差分对的，先让差分对相等，然后再去时序等长差分对的长度。FPGA 里面不好走满足不了间距，在 FPGA 外面一定要满足。其实差分最好是满足四倍间距。绕完了之后，最后给他在进行布线和布局优化。最短的线是 2549.3mil，最长的是 2552mil 就差了 3mil 符合规则。Bank0 的线时序完成。
直接对照左边的网络组进行等长调节。最长的在底层。大多数长的都在这一层。
依旧是先等长单个差分，再去时序等长差分对的线。最重要的还是 3W 间距一定要保持。下面的三对差分已经完成，都是 1847mil 左右。接下来调别的差分。来到第三层，还是进行差分对调节，在进行时序等长。所有 bank0 的线，基本都是 1847 左右差值不过 1mil。Bank0 的差分对线时序等长完成。高速线必须避开晶振，其次要保证 3W 间距。
按照最短的先去等长。先调节差分对误差，再去差分对时序等长。缩小差分对的误差。Bank1 的线基本都在 923mil 到 924mil 之间。Bank1 的线时序等长完成，接下来等长 Bank3 的线。
最长的 Bank3 的线有 1295mil，最短只有 711mil。只能往外面去修线。调整一下过孔位置。重新走线，让短的线去外面绕圈。
顶层的 Bank0 时序等长完成。合理利用空间，并且满足 3W 间距。去第三层进行剩余的 Bank0 时序等长。先找最短的这根。合理利用空间，并且要满足 3W 间距。顶上难走的线绕一绕。合理利用空间＋3W 原则。时序等长调节时候，能离同网络远一点，就尽量离同网络远一点。像这种可以绕远，但是不要在同网络里的很近的地方进行时序等长。修改最开始等长的线，让他紧凑一点不要太松散。最长的线是在 1295.5mil 最短的线是在 1294.5mil 差了 1mil，符合标准。接下来等长 Bank2 的线。
找到最短的这一根进行等长调节，同时要注意 3W 间距。并且一定要避开电感。不能忘记 3W 间距。调节时候避开电容＋3W 间距。改一下，尽量把等长都在一个区域内。最长的线是 1513.8mil 最短的是 1513mil 就差了 0.8mil。慢慢微调，总是能把线都调整好。并且满足 3W 的间距。调整一下这根线，让他完全避开电感。
电感和晶振区域是没有走线的，符合要求。电感和晶振都是敏感器件，而且晶振还需要禁止铺铜处理。
TF 卡也需要时序等长。这里有 4 个信号，走 SPI 协议。添加一个新的网络类。
来到原理图，看看是哪几个信号需要添加。来到网络类，把需要添加的网络加进去。搜索 SPI2，将 SPI 协议线加入网络类。
打开设计 - 设计规则。找到网络规则，安全间距。把 3W 规则驱动起来。在 TF-CARD 中，因为这些线是在 FPGA 外面的，驱动 3W 规则。
修理一下线，因为驱动了 3W 规则，修理一下保证没有错误再进行等长调节。
依旧找到最短的，从最短的开始调节。尽量在一个地方给他等长调节完成。TF 卡信号线的时序等长调节就完成了。TF 卡的 SPI 协议线，误差在 50mil 左右就行。我们都是 1233mi 只有一个 1231mil。
SPI 只有四根线很好等长。如果 DAT1 和 DAT2 也连接了的话，DAT1,DAT2 也是需要进行时序等长的。线基本上都完成了。
展示 PCB 各层视图。
到这里我们的布线基本就完成了，接下来就需要进行 PCB 的后期处理，缝合地过孔和优化 PCB 以及修改 DRC 的问题。
信号线挤满了，在板子外围添加一圈缝合地过孔。提高信号完整性，抗干扰能力。找到放置 - 缝合孔 - 线条。一条边一条边的去打。选择网络和间距。
绕着板框进行铺铜一圈。有的地方有，有的地方没有，因为有 DRC 报错自动忽略。手动添加一下。复制一个，逐个去添加。有报错先忽略，等调节 DRC 时再调整。
修整 DRC 时候，一个一个错误去修改，一边修改一边优化布局布线。
检查 DRC 一个一个错误进行修改。Shift+B 重建铺铜区域减少不少错误，再进行调整。这么多报错是因为这里的线应该都是 4.1mil 结果用成了 4mil，重新改为 4.1mil 再进行 DRC 检查。差分线 100ohm 是 4.1mil，50ohm 是 4.3mil。
再次检查发现只有 177 个错误了，慢慢修改就好。查找发现好多错误是因为线宽问题可能连接时候未驱动规则，再改一下。
之后就只有 67 个错误了依次改正。这个错误需要添加一个约束区域，因为这里是 3W 间距，空隙太小基本满足不了，所以放置约束区域。选择矩形。安全间距选择默认的。点击检查 DRC。错误就清除了。
这四个错误是重要的。这个地方器件是非金属的，没有电气属性。空间只能贴在一起。不用管，要是管理这个报错可以放置一个约束区域在这里。设计 - 设计规则。添加一个 TF-机械孔安全间距的设计规则。看到错误是贴片焊盘到挖槽区域。将挖槽区域全部改为 0mil 就不会报错了。放置约束区域。放置在顶层，安全间距选择 TF-机械孔。
右面的同理。再次检查 DRC 发现就消失了。也可以查找数据手册。可以看到这两个孔是没有电气属性的，单纯起到固定作用。而且是不会穿过来的，不会顶到器件。这个错误也是一样的，可以添加一个约束区域。因为是板框到贴片焊盘，修改一下。还是 TF-机械孔规则，将板框到贴片焊盘距离改为 0mil。放置一个约束区域。一定要把焊盘包裹住，选择约束区域为底层。
如果约束区域不起作用，可以修改一下元件的封装。经过计算，将焊盘改为 2.1mm 的长度，宽增加到 2mm 多加点焊锡保证牢固。两个都是，Ctrl+S 保存一下封装。看到也不会报错了。
直接重建所有铺铜区域就好了。有的没有进行重新铺铜对地进行连接。一个两个的错误单独找到然后修改就好了。
再次检查 DRC，发现错误都消失了。3.3V 的填充区域有一个尖角修理掉。放置一个禁止区域。禁止铺铜。Shift+B 重建铺铜区域，发现修理掉了。
USB 差分线，能包地处理最好包地处理一下。减小信号之间的串扰。将所有的 GND 连接之后，再次检查 DRC 发现没有错误了。检查 DRC 也是 0 错误。接下来进行 PCB 的优化，比如铜皮什么的进行修正，完事就可以进行打板子焊接了，最后可以测试。
最后一次检查：
虽然是差的很多，但是这是加入了端接电阻的。这样子我们可以看到有端接电阻的线。我们应该看的是焊盘对。发现焊盘对差的不多。在 25mil 的一个误差范围内。
Bank0 是第三层，参考第二层，第二层是 GND 所以不用担心跨分割。左边长度可以看到 Bank0 的线误差在 3mil 左右，远远小于 20mil 的范围内，符合设计。
Bank1 也在第三层，但是有一部分在 FPGA 里面，没有办法满足 3W 间距原则。所以在外面尽可能满足 3W 间距。看左边也满足我们也满足 20mil 的差值。也可以测量一下，看看是否满足 3W 间距，不满足再调整。
Bank2 也是单端的也在第三层，不需要考虑划分隔因为有完整的参考平面。看左边误差在 5mil 的一个范围内，控制得很好。
Bank3 也是第三层的线，不需要考虑划分隔，因为有第二层这个完整的 GND 参考面。左边误差控制在 1mil 左右。
Bank7 的线有两层，第三层可以不考虑，需要看一下第四层。第四层的 Bank7 的线基本都在 3.3V 的电源范围内。看左边误差基本都在 5mil 左右，符合误差范围。
也是第三层不考虑电源切割，看左边控制在 5mil 误差范围内，符合规则。
在底层。也在 3.3V 范围内，不需要电源分割。看左边长度。控制在 2mil 的一个范围内，符合规定。
左边误差在 2mil 左右也是符合范围的，并且在顶层有第二层 GND 层参考。
板子最大电流能跑到 2A。2A 的话 12/0.3 的过孔打两个就够了。
5V 电源的过孔基本都在两个以上那么 5V 电源是可以的。窄的地方拉开一点，有更多通道，提升载流能力。把上面的下载口的 5V 输入给调整线宽为 40mil，增大载流能力。这里再加入一个通道，一条线宽 15mil 三条线宽 45mil 就够通过这个电流通过了。也可以将这里全部铺铜，更大的增加载流能力。能加宽就进行加宽。
5V 输入后 1.0V 的输出接着来看一下。检查完没问题之后改为铺铜区域然后和上面的铜皮合并。关闭制造优化。关闭之后可以加宽铺铜区域，要不然 FPGA 里面的区域铺铜过不去大电流。还要为了美观。
检查一下 1.5V 的 DDR 的电源。3.3V 的是有电源层最后再看。1.5V 的通体的电源层，需要注意所有的 DDR 信号线有没有在完整的 3.3V 的范围内。主要看第四层，第四层才是完整参考电源平面的。发现 DDR 的线在完整的 3.3V 范围内，而且 Bank7 的线也在，说明没有跨分割。
更新 1.5V 铜皮使其不会跨分割信号线。修改一下 1.5V 的铜皮沿着这块从新铺一个。沿着轮廓放着就好。一定要把信号线全部包括进来，这个 3.3V 我们在另想办法。放置整体铺铜区域。
3.3V 是整版的电源，好检查。3.3V 铺的是整版的铜皮，基本不用考虑宽度。因为整版的铜皮基本上是够的宽度。
来到底层，把这个电源换个位置。放置一个铺铜区域。并且关闭优化。用地线包裹起来我们的电源，因为 DDR 的电源非常重要。给上几个导流孔。确保导流孔在 3.3V 范围内。
来到顶层，然后对顶层一圈进行 GND 铺铜，注意不要在电感底下铺铜。将铺铜到板框的距离修改为 15mil。顶层就对地铺铜完成。顶层元件比较密集，对外围进行铺铜处理。
第二层是一整层的 GND 就不用修改。
来到第三层放置一个整板铺铜，DDR 走了很多线，可以进行包地处理。看到 DDR 区域有很多碎铜，需要消除掉，沿着 DDR 区域放置一个禁止区域。清理完碎铜。边上能补上的，都尽量补充上。这块也给修正，放置一个禁止区域，禁止铺铜。能包上地的暂时不修理，只修理不能包地的尖角铜，这种尖角铜和碎铜会影响信号质量，需要处理。有尖角的一定要去修理。注意不要放错，放置为挖槽区域。清理碎铜皮。这里也是一样，可以包地的就包地处理，不去动他，不能包地的，就清理掉。上面的线一样进行禁止铺铜。这一层完成，接下来到第四层。
先进行一个整版的铺铜，再去修整尖角铜。先全部禁止，然后在去修整边边角角。能包地就进行包地处理。完事修理一下。在底下补充一圈包地，放置信号干扰，以及回流。第四层 GND 的铺铜完成。
先在底层整体铺铜。然后再进行修改。先调整大的区域，小的区域慢慢去改。能包地的都进行包地处理。调整一下线，让 GND 区域可以把线包裹起来。并且还要确保板子周围有一圈地。电源处理完成，进行一次 DRC 检测，看看修线过程中有没有出现错误。
发现是不小心挪动了孔位，一个一个修理就好。最后 DRC 检查就会发现 0 错误了。电源检查完，等长也检查完，GND 也优化了，尖角铜也处理了。电源载流能力，容量，还要板边包地也完成了。
电源层也需要一圈地过孔，防止电源受到干扰。Shift+B 重建铺铜区域。相当于电源层内缩。
检查 DRC 没有问题，进行丝印操作。PCB 板子基本完成。将 TF 卡底下的元件调整出来，要不然影响 TF 卡座安装。卡座下不要有元件。排针的电阻也是，要远离排针，方便排针的安装。
最后再检查一遍 DRC。发现没有问题了。
在顶层把排针引线的丝印添加。
HDMI 丝印添加。
USB 接口。
测试点的引出。
按键控制丝印。
LED 丝印。
JTAG-下载口，和 TFT-屏座丝印。
Boot 按键和复位按键。
电源指示灯。
测试点。
下载口和 TF 卡座。其余没用的丝印删除。
底层空间很大，可以添加自己喜欢的。
到这里我们的 PCB 的板子就画完了。立创 - 逻辑派-FPGA-G1 开发板，就完成了。接下来进行 PCB 的下单以及资料准备。
辅助焊接工具位置。左边是元件，右边是电路板的 3D 模型。可以看到所有元件的位置。勾选上代表已经焊接。右面的 PCB 也会标明。勾选上已焊接的话，只会显示已经焊接的元件。
SMT 贴片的坐标文件，供 SMT 贴片使用。通过导出选项进行导出。
例如制板信息，比如阻抗线路，以及阻抗的线宽线距。只要有阻抗就需要在这里说明一下，板厂才会按照阻抗线宽去制作 PCB 电路板。
首先创建一个 Gerber 文件夹。
首先导出 3D 文件。点击导出。时间可能会有点长。螺丝孔以及测试点不需要绑定 3D 模型，不用管，直接点击，处理完成，继续导出。放在 Gerber 中。
导出物料清单。
导出 BOM。选择 Gerber 文件夹。
接下来导出 PCB 制版文件。导出 Gerber。是，检查 DRC。DRC 没有错误的话就会直接导出，也是 Gerber 文件夹。
考虑到没有网的情况，导出一个离线模式。进来之后点击离线。点击确定。保存到 Gerber 文件夹。
接下来保存文件。这里也是可以设置密码的，根据个人而定。保存在 Gerber 文件夹。
导出 SMT 贴片坐标文件。默认就行。放在 Gerber 中。
先将单位改为毫米。然后点击导出，导出 PCB 信息。就可以看到 PCB 信息。根据信息进行填写。因为有 FPGA 所以建议做沉金的。线宽是自己调整的，不添加嘉立创阻抗计算神器的截图，要是按照嘉立创制作的，一定要添加截图。线宽阻抗在右边写上，还有参考层信息，以及参考的哪一层。线宽线距在设计规则里面。50ohm 是 4.3mil 的线宽。100ohm 是 4.1mil 线宽。线距是 7.9mil，满足 3W 间距。90ohm 线宽是 4mil，线距是 5.3mil。最后把所有的网络颜色更改为默认颜色，方便板子好看。全是根据个人喜好就行。
首先点击嘉立创下单助手。
来到用户中心-PCB 免费券。领取 6 层沉金免费券。
上传 Gerber 文件。等待检查完成。
选择 5 块板子数量。点击立即下单。
选择 FR-4 材质。
板子的详情信息。只写出与 2 层板不同的地方，相同的直接一样就行。不需要 - 单片 -1.6- 不指定。层压顺序看自己，都可以，选择不清楚，厂家就会看板子确定层压顺序。然后选择需要阻抗，选择免费的±20%。选择别的颜色会加钱，绿色可以免费用卷。盘中孔，过孔塞树脂 + 电镀盖帽。选择沉金，因为板子有 FPGA，推荐 FPGA 的板子都用沉金的，因为有高速信号线，沉金更好的耦合和抗干扰，以及焊接。剩下的默认就好。孔径特意设置的免费的规则。要是怕刻字影响丝印，可以自己指定一个位置，进行添加。最后使用 PCB 免费券。如果出现弹窗说明选择的是别的颜色板子，得改为绿色板子。这样子就是免费的了。有钱充足的情况下可以选择 SMT 贴片，因为这个板子器件多，而且封装小，手动焊接很难很难。
提交订单时候，还会看到提示，跟着提示照做就好了。到这里我们的 6 层板就完成了基于立创 EDA 的逻辑派-FPGA-G1 开发板我们就画完了，这块板子我画了 6 天也是很长的时间，而且笔记内容大概在三万多字左右，大家可以看看我的笔记，有不会的，可以定期看一下，巩固一下内容，毕竟温故而知新嘛。
使用立创 EDA 绘制像立创 - 逻辑派-FPGA-G1 这样的 6 层高速板，确实是一次非常锻炼人的经历。
明确从 5V 输入到 3V3、1V5、1V0 等各级电压的转换路径。理清电源流向，为后续电源模块布局和载流能力评估打好基础。
模块化布局与结构导入
层叠设计与规则预设
FPGA 开发板的 6 层高速 PCB 设计，确实挑战不小，尤其需要注意电源完整性、高速信号质量和整体电磁兼容性。充分利用官方文档、数据手册和社区经验至关重要。
请记住，优秀的 PCB 设计往往是在理论指导、实践摸索和细致检查中打磨出来的。不要害怕修改和优化，多利用 3D 预览和 DRC 工具辅助检查。相信通过这些努力，你也一定能绘制出性能稳定、值得信赖的 FPGA 开发板。
希望这些心得和注意事项对你有帮助。欢迎各位大佬指点，交流心得体会。这块 PCB 我画了 6 天，算上修改加写博客的时间大概是 7 天，希望这篇笔记能更好的帮助你，给予你画 PCB 时候的思路，以及平时的温习，希望对大家有所帮助。
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将字符串、文件或图像转换为其 Base64 表示形式。 在线工具，Base64 文件转换器在线工具，online
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将 HTML 片段转为 GitHub Flavored Markdown，支持标题、列表、链接、代码块与表格等；浏览器内处理，可链接预填。 在线工具，HTML 转 Markdown在线工具，online
通过删除不必要的空白来缩小和压缩JSON。 在线工具，JSON 压缩在线工具，online
将JSON字符串修饰为友好的可读格式。 在线工具，JSON美化和格式化在线工具，online