Claude Code 辅助 Verilog 编程实践与效率分析

引言：Verilog 开发者的'中年危机'

作为一名 FPGA 工程师，日常工作往往在'连线'和'看波形'中度过。一个简单的串口模块，虽然原理简单，但手写起来：计数器位宽算不对、状态机跳转条件漏写、Reset 信号极性搞反……这些低级错误往往要消耗半天时间 Debug。

既然 Claude Code 在软件界大杀四方，那它懂时序逻辑吗？它能分清阻塞赋值（=）和非阻塞赋值（<=）吗？今天我决定用一个经典项目来验证它的成色。

项目挑战：从串口到 LED 的全链路设计

目标：在 Xilinx Artix-7 平台上，设计一个智能呼吸灯控制器。

功能需求：

1. 通信层：通过 UART（波特率 115200）接收上位机指令。
2. 协议层：解析指令包 0xAA (帧头) + [PWM_VAL] (亮度) + 0x55 (帧尾)。
3. 控制层：根据解析的 PWM_VAL 调整 LED 亮度。
4. 验证层：提供完整的 ModelSim/Vivado 仿真激励。

工具链：VS Code + Claude Code (插件版) + Vivado 2017.4

开发实录：Claude Code 的 RTL 设计能力

基础设施：波特率发生器与 UART RX

在 Verilog 中，计算分频系数总是很烦人。我直接向 Claude 提问。

Prompt:

'我需要一个 Verilog 模块 uart_rx。 输入时钟 clk 为 50MHz，波特率 115200。 需处理亚稳态（双触发器同步），使用过采样逻辑保证稳定性。 输出：rx_data_valid 和 rx_data[7:0]。'

Claude Code 秒回了代码，并且做对了两件关键的事：

1. 参数化设计：使用了 parameter CLK_FREQ 和 parameter BAUD_RATE，并在代码内部自动计算了分频计数器 CLKS_PER_BIT = CLK_FREQ / BAUD_RATE。
2. 打拍处理：自动生成了 r_rx_d1, r_rx_d2 来同步异步信号，这是初学者最容易忽略的。

// Claude 生成的代码片段
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        r_rx_d1 <= 1'b1;
        r_rx_d2 <= 1'b1;
    end else begin
        r_rx_d1 <= rx_in;
        r_rx_d2 <= r_rx_d1; // 同步处理
    end
end

体验：这一步直接省去了我拿计算器算时钟周期的 10 分钟。

核心难点：让 AI 写三段式状态机（FSM）

协议解析是本次挑战的核心。不仅要处理数据移位，还要判断帧头帧尾。

Prompt:

'编写一个名为 cmd_parser 的模块。 接收 rx_data 和 rx_valid。 实现一个三段式状态机： IDLE -> WAIT_HEAD(检测 0xAA) -> WAIT_DATA -> WAIT_TAIL(检测 0x55) -> UPDATE。 只有完整接收包后，才更新输出 led_pwm_duty。'