ARM Cortex R52 架构 GICv3 中断控制器详解

ARM Cortex R52 架构 GICv3 中断控制器

一、Cortex R52 与 GICv3 概述

Cortex R52 是 ARM 面向 功能安全 + 高实时性 推出的处理器核，支持锁步、虚拟化与强隔离，广泛用于汽车 MCU/MPU、工业控制、医疗电子。

• 架构：ARMv8 R
• 中断控制器：GICv3 架构
• 关键能力：多核中断路由、优先级抢占、安全分组、低延迟、虚拟化支持

GICv3 相比 GICv2 核心升级：

• 新增 Redistributor，每核独立配置
• CPU 接口支持 系统寄存器（ICC_*） 访问
• 硬件亲和路由，多核扩展更强
• 支持 Group0/Group1 安全与非安全分组
• 适配实时与功能安全场景

二、GICv3 硬件架构（R52 专属）

Cortex R52 上的 GICv3 由三部分组成：

1. Distributor（GICD）
   • 全局中断分发、优先级仲裁、SPI 管理
   • 整个 Cluster 只有 1 个
2. Redistributor（GICR）
   • 每核 1 个，管理 PPI/SGI
   • 负责把中断递交给对应 CPU 接口
3. CPU Interface（GICC）
   • 每核 1 个，向核发 IRQ/FIQ
   • 支持 系统寄存器 快速访问

一句话结构： 外设中断 → Distributor → Redistributor → CPU Interface → Cortex R52 核

三、中断类型（R52 必知）

GICv3 把中断分为三类，R52 全部支持：

1. SGI（Software Generated Interrupt，0–15）
   • 核间中断 IPI，软件触发
   • 用于多核同步、任务调度
2. PPI（Private Peripheral Interrupt，16–31）
   • 核私有外设中断：私有定时器、错误、监控
   • 每个核独立配置
3. SPI（Shared Peripheral Interrupt，32+）
   • 全局共享外设中断：UART、CAN、GPIO、ADC
   • 可路由到任意核

四、中断分组与安全（R52 功能安全关键）

GICv3 用分组实现安全隔离，R52 常用：

• Group0 → 触发 FIQ，用于安全/最高优先级/故障处理
• Group1 → 触发 IRQ，用于普通业务中断

五、中断生命周期（状态机）

每个中断严格遵循状态流转：

1. Inactive：无中断
2. Pending：触发、等待分发
3. Active：CPU 已应答（读 IAR）
4. Active + Pending：处理中再次触发
5. 结束：写 EOIR 完成 Deactivate

六、中断处理完整流程

1. 外设产生中断信号
2. GICD 收集、仲裁优先级
3. GICR 转发到目标核
4. GICC 向核发 IRQ/FIQ
5. 核进入异常，读 ICC_IAR0_EL1 获取 INTID
6. 执行 ISR
7. 写 ICC_EOIR0_EL1 结束中断
8. 中断返回

七、Cortex R52 GICv3 裸机配置步骤（实战）

1. 基础宏定义

// 以某 R52 SoC 为例，按手册修改基地址
#define GICD_BASE 0x2C000000UL
#define GICR_BASE 0x2C100000UL
#define GICD_CTLR (GICD_BASE + 0x0000)
#define GICD_ISENABLER (GICD_BASE + 0x0100)
#define GICD_IPRIORITYR (GICD_BASE + 0x0400)
#define GICD_ICFGR (GICD_BASE + 0x0C00)
#define GICD_IGROUPR (GICD_BASE + 0x0084)
#define GICR_WAKER (GICR_BASE + 0x0014)

2. 初始化步骤

SPI 中断使能

3. 最简初始化代码

void gicv3_init(void) {
    // 1. 唤醒 Redistributor
    uint32_t waker = readl(GICR_WAKER);
    waker &= ~(1 << 1); // ProcessorSleep = 0
    writel(waker, GICR_WAKER);
    while ((readl(GICR_WAKER) & (1 << 2)) != 0); // ChildrenAsleep

    // 2. 使能 Distributor
    writel(0x3, GICD_CTLR); // Enable Group0 + Group1

    // 3. 使能 CPU Interface
    asm volatile("msr ICC_SRE_EL1, %0" :: "r"(1));
    asm volatile("msr ICC_CTLR_EL1, %0" :: "r"(1));
    asm volatile("msr ICC_PMR_EL1, %0" :: "r"(0xFF));
}

4. 配置 SPI 中断示例

void gicv3_config_spi(uint32_t intid, uint8_t prio, uint8_t group, uint8_t edge) {
    // 优先级
    uint8_t *iprio = (uint8_t*)(GICD_IPRIORITYR + intid);
    *iprio = prio;

    // 触发方式
    uint32_t *icfgr = (uint32_t*)(GICD_ICFGR + (intid / 16) * 4);
    if (edge)
        *icfgr |= (2 << ((intid % 16) * 2));
    else
        *icfgr &= ~(2 << ((intid % 16) * 2));

    // 分组
    uint32_t *igrp = (uint32_t*)(GICD_IGROUPR + (intid / 32) * 4);
    if (group == 1)
        *igrp |= (1 << (intid % 32));
    else
        *igrp &= ~(1 << (intid % 32));

    // 使能
    uint32_t *isen = (uint32_t*)(GICD_ISENABLER + (intid / 32) * 4);
    *isen = (1 << (intid % 32));
}

5. 中断应答与结束（汇编）

.global gicv3_get_intid
gicv3_get_intid:
    mrs x0, ICC_IAR0_EL1

.global gicv3_end_int
gicv3_end_int:
    msr ICC_EOIR0_EL1, x0

八、R52 GICv3 常见问题

1. 中断不触发
   • GICR 未唤醒
   • PMR 屏蔽优先级
   • 中断未使能（ISENABLER）
   • 外设端未使能中断
2. 进 FIQ 不进 IRQ
   • Group 配置错误
   • 安全状态与分组不匹配
3. 多核路由无效
   • GICD_IROUTER 亲和值配置错误
   • Affinity 层级与 R52 拓扑不匹配

九、总结

Cortex R52 + GICv3 平台的标准组合：

• 模块化：GICD + GICR + GICC
• 三类中断：SGI/PPI/SPI
• 分组隔离：Group0（FIQ）/Group1（IRQ）
• 低延迟：系统寄存器访问