AXI 总线详解与 FPGA 实现指南

实施流程：

1. 添加 IP 核：根据需求选择 AXI GPIO、AXI DDR 或 AXI FIFO 等。
2. 图形化配置：通过 GUI 设置位宽、突发长度等参数，无需手写代码。
3. Block Design 互联：在可视化界面中拖拽连接 M_AXI（主机）和 S_AXI（从机）接口，工具自动生成 AXI Interconnect 处理地址映射和仲裁。
4. 生成代码：一键生成 HDL 并编译下载。

这种方式零手写协议逻辑，稳定性极高，适合快速验证和功能集成。

2.2 方案二：手动编写适配逻辑（进阶）

当需要定制化功能（如自定义寄存器映射、特殊数据流处理）且官方 IP 无法满足时，需手动编写 Verilog/VHDL 接口层。

核心原则： 只写接口适配层（Wrapper），不重写完整协议栈。重点实现握手逻辑和数据映射。

案例 1：AXI4-Lite 从机实现

这是一个典型的寄存器读写模块。逻辑上分为写事务和读事务两部分，关键在于正确处理 READY 和 VALID 的状态机流转。

// AXI4-Lite 从机核心逻辑示例 (32 位地址/数据)
module axi4_lite_slave (
    input clk,
    input rst_n,
    // 写地址通道
    input [31:0] s_axi_awaddr,
    input s_axi_awvalid,
    output reg s_axi_awready,
    // 写数据通道
    input [31:0] s_axi_wdata,
    input s_axi_wvalid,
    output reg s_axi_wready,
    // 写响应通道
    output reg [1:0] s_axi_bresp,
    output reg s_axi_bvalid,
    input s_axi_bready,
    // 读地址通道
    input [31:0] s_axi_araddr,
    input s_axi_arvalid,
    output reg s_axi_arready,
    // 读数据通道
    output reg [31:0] s_axi_rdata,
    output reg [1:0] s_axi_rresp,
    output reg s_axi_rvalid,
    input s_axi_rready
);

    // 自定义寄存器：地址 0x00=控制，0x04=状态
    reg [31:0] ctrl_reg;
    reg [31:0] stat_reg;

    // 写事务处理
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            s_axi_awready <= 1'b0;
            s_axi_wready <= 1'b0;
            s_axi_bvalid <= 1'b0;
            ctrl_reg <= 32'd0;
        end else begin
            // 写地址握手
            if (s_axi_awvalid && !s_axi_awready) begin
                s_axi_awready <= 1'b1;
            end
            // 写数据握手与存储
            if (s_axi_wvalid && !s_axi_wready && s_axi_awready) begin
                s_axi_wready <= 1'b1;
                case (s_axi_awaddr)
                    32'h00000000: ctrl_reg <= s_axi_wdata;
                    32'h00000004: stat_reg <= s_axi_wdata;
                    default: ;
                endcase
                // 发送写响应
                s_axi_bvalid <= 1'b1;
                s_axi_bresp <= 2'b00; 
            end
            // 响应握手完成复位
            if (s_axi_bvalid && s_axi_bready) begin
                s_axi_awready <= 1'b0;
                s_axi_wready <= 1'b0;
                s_axi_bvalid <= 1'b0;
            end
        end
    end

    // 读事务处理
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            s_axi_arready <= 1'b0;
            s_axi_rvalid <= 1'b0;
            s_axi_rdata <= 32'd0;
        end else begin
            // 读地址握手
            if (s_axi_arvalid && !s_axi_arready) begin
                s_axi_arready <= 1'b1;
                case (s_axi_araddr)
                    32'h00000000: s_axi_rdata <= ctrl_reg;
                    32'h00000004: s_axi_rdata <= stat_reg;
                    default: s_axi_rdata <= 32'h00000000;
                endcase
                // 发送读数据
                s_axi_rvalid <= 1'b1;
                s_axi_rresp <= 2'b00;
            end
            // 数据握手完成复位
            if (s_axi_rvalid && s_axi_rready) begin
                s_axi_arready <= 1'b0;
                s_axi_rvalid <= 1'b0;
            end
        end
    end
endmodule

案例 2：AXI4-Stream 数据转发

这是 FPGA 中最常见的逻辑之一，用于无修改地透传数据流。核心在于 TVALID 和 TREADY 的握手传递。

// AXI4-Stream 数据流转发模块 (64 位数据位宽)
module axi4_stream_forward (
    input clk,
    input rst_n,
    // 输入接口
    input [63:0] s_axis_tdata,
    input s_axis_tvalid,
    output reg s_axis_tready,
    input s_axis_tlast,
    // 输出接口
    output reg [63:0] m_axis_tdata,
    output reg m_axis_tvalid,
    input m_axis_tready,
    output reg m_axis_tlast
);

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            s_axis_tready <= 1'b0;
            m_axis_tvalid <= 1'b0;
            m_axis_tdata <= 64'd0;
            m_axis_tlast <= 1'b0;
        end else begin
            // 接收就绪：取决于输出端是否 ready
            s_axis_tready <= m_axis_tready;
            // 输出有效：输入有效且接收端 ready
            if (s_axis_tvalid && s_axis_tready) begin
                m_axis_tvalid <= 1'b1;
                m_axis_tdata <= s_axis_tdata;
                m_axis_tlast <= s_axis_tlast;
            end else begin
                m_axis_tvalid <= 1'b0;
            end
        end
    end
endmodule

三、关键设计要点与避坑指南

在实际落地过程中，有几个细节直接决定系统的稳定性：

1. 握手信号不可省略：永远不要忽略 READY 信号，否则会导致数据丢失或死锁。VALID 由发送方控，READY 由接收方控。
2. 时钟域同步：AXI4-Stream 常涉及跨时钟域（如 ADC 采样时钟），务必使用官方 AXI Synchronizer IP，避免自行编写跨时钟逻辑引入亚稳态。
3. 位宽转换：不同模块位宽不一致时（如 32 转 64），优先调用 AXI Width Converter IP，而非手写逻辑。
4. 地址对齐：AXI4 突发传输要求地址必须对齐到数据位宽（如 32 位数据对应 4 字节倍数），否则触发错误响应。
5. TLAST 信号：对于分包数据流（如以太网包），TLAST 是帧结束的唯一标记，必须正确赋值，防止数据帧错乱。

四、总结

AXI 总线是 FPGA 开发的'分水岭'。掌握它意味着能轻松驾驭 DDR 读写、DMA 传输及异构计算等核心场景。

• 新手策略：首选官方 IP 核拼积木，图形化互联，零手写协议。
• 进阶策略：针对定制需求，手动编写接口适配层，聚焦握手与映射。
• 核心能力：理解 READY-VALID 机制，熟悉 AXI4-Lite/Stream 的应用边界。

只要理清了通道架构和握手逻辑，配合官方工具链，AXI 的实现并不像想象中那么复杂。