AXI 总线的基础定位、核心特性及五大独立通道架构，重点讲解了 AXI4-Lite、AXI4 和 AXI4-Stream 三种子集的区别与应用场景。针对 FPGA 实现，提供了两种主要方案：一是调用官方 IP 核进行图形化互联，适用于 90% 的场景；二是手动编写 Verilog 适配逻辑，适用于定制化需求。文章还给出了 AXI4-Lite 从机和 AXI4-Stream 数据转发的核心代码示例，并总结了 READY-VALID 握手、时钟域同步、位宽匹配等关键设计要点，旨在帮助开发者系统掌握 AXI 协议及其在 FPGA 中的落地实践。
AXI（Advanced eXtensible Interface，高级可扩展接口）是 ARM 公司制定的 AMBA 总线协议簇中的核心成员，属于高性能片上互联总线（On-Chip Bus），主流版本为 AXI3 和 AXI4（目前 FPGA/SoC 中 99% 使用 AXI4），是当前芯片内、异构芯片间数据交互的事实标准。
AXI 总线设计的核心目标：高性能、高带宽、低延迟、高灵活性，专门解决片内多模块（CPU、FPGA 逻辑、DDR、DMA、外设 IP）之间的高速数据交互问题，也是 FPGA 开发中必须掌握的核心协议。
AXI 能成为主流，核心源于其设计上的优秀特性，所有特性均为「提升传输效率、降低设计复杂度」服务，也是区别于 AHB/APB 等传统 AMBA 总线的关键：
VALID 表示「数据/地址/响应有效，已准备好发送」；READY 表示「接收端就绪，可以接收数据」；VALID & READY = 1 时，本次传输才算真正完成；AXI 的所有数据交互，本质都是这 5 个单向通道的组合传输，所有通道均遵循 READY-VALID 握手机制，写事务用到 3 个通道，读事务用到 2 个通道，无任何交叉复用，这是 AXI 最核心的设计，必须牢记：
核心原则：所有通道都是「单向」的，要么是「主机→从机」，要么是「从机→主机」，没有双向信号线！
主机向从机写入数据的完整流程，依赖 3 个独立通道的协同，通道顺序可灵活，不强制严格先后：
主机从从机读取数据的完整流程，依赖 2 个独立通道的协同：
完整版 AXI4 协议的信号线较多、逻辑复杂，但 ARM 在 AXI4 基础上，针对不同应用场景裁剪出了三个极简、高效的子集，这三个子集是 FPGA 开发中唯一会用到的 AXI 形式（无例外），也是 FPGA 厂商官方 IP 核的标配接口，99% 的 FPGA 工程只用到这三个子集，优先级：AXI4-Lite ≈ AXI4-Stream > AXI4，三者的定位、特性、应用场景严格区分，无兼容关系，但设计思想一致：
核心区别：AXI4-Stream 无地址线！无地址、无控制信息，只有纯数据流，是专门为「连续串行数据传输」设计的总线。
TVALID-TREADY，仅保留「数据有效 + 接收就绪」；可选信号：TLAST（帧结束标记，标记一包数据的末尾）、TUSER（用户自定义信号）、TKEEP（字节有效标记）；在 FPGA 中，AXI 总线的角色是「片内互联桥梁」：
这是 FPGA 实现 AXI 总线的主流方式、最优方式、最高效方式，也是所有 FPGA 工程师的标配开发流程。官方 AXI IP 核已经由厂商做了极致优化：
FPGA 开发 AXI 的本质：拼积木式开发 —— 把官方 AXI IP 核当作「积木」，用图形化工具把这些积木通过 AXI 总线连接起来，仅需编写少量逻辑完成「数据转发/寄存器配置」，即可实现完整的 AXI 总线功能。
根据需求选择对应的 AXI IP 核，比如：
AXI GPIO/AXI SPI/AXI I2C IP（AXI4-Lite 接口）；AXI DDR3/DDR4 IP + AXI DMA IP（AXI4 接口）；AXI ADC/DAC IP + AXI FIFO IP（AXI4-Stream 接口）。所有 AXI IP 核都支持图形化配置，比如：
两大厂商均提供可视化的「块设计（Block Design）」工具：
M_AXI 主机接口、S_AXI 从机接口）自动连接，工具会自动生成 AXI 互联 IP（AXI Interconnect），完成地址映射、总线仲裁、数据路由，无需手写任何连线代码。工具会根据图形化的互联关系，自动生成完整的 HDL 代码（Verilog/VHDL），直接编译即可下载到 FPGA 芯片中运行，全程零手写 AXI 协议逻辑。
需求：通过 AXI4-Lite 控制 FPGA 的 LED 灯亮灭
MicroBlaze 软核（AXI4-Lite 主机） + AXI GPIO IP 核（AXI4-Lite 从机，连接 LED 灯）；M_AXI_LITE 接口与 AXI GPIO 的 S_AXI 接口互联；这个案例的核心：你不需要懂任何 AXI 协议细节，只需要拼 IP 核，就能实现 AXI 总线的完整功能。
当官方 IP 核无法满足定制化需求时，需要手动编写少量 Verilog/VHDL 代码实现 AXI 接口适配，比如：
手动编写的核心是：只写「AXI 接口适配层（Wrapper）」，不写完整的 AXI 协议栈！
需求：FPGA 内部实现一个简单的 AXI4-Lite 从机，包含 2 个 32 位寄存器（地址 0x00：控制寄存器，地址 0x04：状态寄存器），主机可通过 AXI4-Lite 读写这两个寄存器。
核心逻辑：AXI4-Lite 只支持单拍传输，只需处理 AWADDR/AWVALID/AWREADY（写地址）、WVALID/WREADY/WDATA（写数据）、BVALID/BREADY/BRESP（写响应）、ARADDR/ARVALID/ARREADY（读地址）、RVALID/RREADY/RDATA/RRESP（读数据）的握手即可，无突发逻辑。
核心 Verilog 代码框架（关键逻辑，精简版）
// AXI4-Lite 从机核心逻辑 (32 位地址/数据)
module axi4_lite_slave(
input clk,
input rst_n,
// 写地址通道
input [31:0] s_axi_awaddr,
input s_axi_awvalid,
output reg s_axi_awready,
// 写数据通道
input [31:0] s_axi_wdata,
input s_axi_wvalid,
output reg s_axi_wready,
// 写响应通道
output reg [1:0] s_axi_bresp,
output reg s_axi_bvalid,
input s_axi_bready,
// 读地址通道
input [31:0] s_axi_araddr,
input s_axi_arvalid,
output reg s_axi_arready,
// 读数据通道
output reg [31:0] s_axi_rdata,
output reg [1:0] s_axi_rresp,
output reg s_axi_rvalid,
input s_axi_rready
);
// 自定义寄存器：地址 0x00=控制寄存器，0x04=状态寄存器
reg [31:0] ctrl_reg;
reg [31:0] stat_reg;
// 写事务：地址握手 + 数据握手 + 响应
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
s_axi_awready <= 1'b0;
s_axi_wready <= 1'b0;
s_axi_bvalid <= 1'b0;
ctrl_reg <= 32'd0;
end
else
begin
// 写地址就绪：当地址有效且数据未就绪时
if(s_axi_awvalid && !s_axi_awready)
begin
s_axi_awready <= 1'b1;
end
// 写数据就绪：当地址已就绪且数据有效时
if(s_axi_wvalid && !s_axi_wready && s_axi_awready)
begin
s_axi_wready <= 1'b1;
// 根据地址写寄存器
case(s_axi_awaddr)
32'h00000000: ctrl_reg <= s_axi_wdata;
32'h00000004: stat_reg <= s_axi_wdata;
default: ;
endcase
// 写响应有效
s_axi_bvalid <= 1'b1;
s_axi_bresp <= 2'b00; // 响应：成功
end
// 响应握手完成，清零就绪和有效信号
if(s_axi_bvalid && s_axi_bready)
begin
s_axi_awready <= 1'b0;
s_axi_wready <= 1'b0;
s_axi_bvalid <= 1'b0;
end
end
end
// 读事务：地址握手 + 数据握手
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
s_axi_arready <= 1'b0;
s_axi_rvalid <= 1'b0;
s_axi_rdata <= 32'd0;
end
else
begin
// 读地址就绪：当地址有效且数据未就绪时
if(s_axi_arvalid && !s_axi_arready)
begin
s_axi_arready <= 1'b1;
// 根据地址读寄存器
case(s_axi_araddr)
32'h00000000: s_axi_rdata <= ctrl_reg;
32'h00000004: s_axi_rdata <= stat_reg;
default: s_axi_rdata <= 32'h00000000;
endcase
// 读数据有效
s_axi_rvalid <= 1'b1;
s_axi_rresp <= 2'b00; // 响应：成功
end
// 读数据握手完成，清零就绪和有效信号
if(s_axi_rvalid && s_axi_rready)
begin
s_axi_arready <= 1'b0;
s_axi_rvalid <= 1'b0;
end
end
end
endmodule
需求：将一路 AXI4-Stream 输入数据流，无修改转发到一路输出数据流，核心是实现 TVALID-TREADY 握手和 TDATA 数据传输，可选 TLAST 帧结束标记。
核心特点：无地址、无控制，只有纯数据流，代码极简，是 FPGA 中最常写的逻辑之一。
核心 Verilog 代码（直接可用，完整版）
// AXI4-Stream 数据流转发模块 (64 位数据位宽，带 TLAST 帧结束)
module axi4_stream_forward(
input clk,
input rst_n,
// AXI4-Stream 输入接口
input [63:0] s_axis_tdata,
input s_axis_tvalid,
output reg s_axis_tready,
input s_axis_tlast,
// AXI4-Stream 输出接口
output reg [63:0] m_axis_tdata,
output reg m_axis_tvalid,
input m_axis_tready,
output reg m_axis_tlast
);
// 核心逻辑：READY-VALID 握手 + 数据透传
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
s_axis_tready <= 1'b0;
m_axis_tvalid <= 1'b0;
m_axis_tdata <= 64'd0;
m_axis_tlast <= 1'b0;
end
else
begin
// 接收就绪：当输出端就绪时，才允许输入端传输
s_axis_tready <= m_axis_tready;
// 输出有效：当输入端有效且接收就绪时
if(s_axis_tvalid && s_axis_tready)
begin
m_axis_tvalid <= 1'b1;
m_axis_tdata <= s_axis_tdata;
m_axis_tlast <= s_axis_tlast;
end
else
begin
m_axis_tvalid <= 1'b0;
end
end
end
endmodule
TLAST 是唯一的帧结束标记，必须正确赋值，否则会导致数据帧错乱；AXI4-Lite（低速寄存器配置）、AXI4（高速大数据块传输）、AXI4-Stream（无地址高速流式传输）；AXI 总线是 FPGA 开发的「必修课」，也是 FPGA 从入门到进阶的核心分水岭，掌握 AXI 总线后，就能轻松驾驭 FPGA 的高速数据交互、DDR 读写、DMA 传输等核心场景，也是做异构计算（FPGA+ARM）的必备技能。
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