引言
在配置并生成 Xilinx MIG IP 核后，直接将逻辑下载到板卡存在风险——时序违例或初始化失败可能导致功能异常甚至硬件损坏。因此，通过仿真在软环境中验证 DDR3 的初始化过程、读写时序及用户逻辑正确性至关重要。本文将演示如何使用 Vivado 自带的仿真工具搭建 DDR3 仿真环境。
仿真环境搭建
这是验证成功的第一步。IP 核配置完成后，右键选择 Open IP Example Design 即可打开 Xilinx 自带的示例工程。如果你是在 Block Design 中集成 IP 核，操作方式相同；若直接在 IP Catalog 中添加，右键菜单也能找到该选项。对于 DDR3 设计，推荐在 Block Design 中构建，这样 AXI 总线的信号连接会更方便管理。
点击 Run Simulation 启动仿真，随后进入波形窗口。
关键时序分析
在左侧工程树中选择 MIG IP 核，右键 Add to Wave Window 即可查看内部时序。重点关注以下信号状态：
- mmcm_locked：拉高表示时钟输入正常。
- init_calib_complete：拉高说明 DDR 初始化已完成，可进行正常数据传输。
这两个是硬件调试时的关键标志位，建议在实际设计中将其映射到 LED 引脚以直观显示 DDR 状态。
当 DDR 初始化完成后，AXI4 总线上的数据传输如下所示。展开波形可见，地址 0x0000_0000 处连续写入了三次 0x5a5aa5a5 数据。这并非重复写入，而是 AXI 协议的 Burst 传输机制所致。当 awlen 配置为 2 时，实际传输的数据包数量为 awlen + 1，即 3 个数据位宽。
