1. 高云 FPGA 与 PLL 锁相环基础
在数字电路设计中，时钟信号就像系统的心跳，它决定了各个模块的工作节奏。而 PLL（Phase Locked Loop，锁相环）则是这个心跳的精确调节器。高云 FPGA 内置的 PLL IP 核能够将输入时钟进行倍频、分频和相位调整，输出多个稳定的时钟信号。
我第一次接触高云 FPGA 的 PLL 是在一个需要多时钟域的项目中。当时系统需要同时处理视频数据和传感器数据，视频处理需要 100MHz 的时钟，而传感器接口只需要 10MHz。如果使用外部晶振提供多个时钟源，不仅成本高，还会增加 PCB 设计的复杂度。这时候 PLL 的优势就体现出来了——只需一个 50MHz 的外部晶振，就能通过 PLL 生成所有需要的时钟。
高云 FPGA 的 PLL IP 核主要有以下特点：
- 宽频率范围：支持 3MHz 到 500MHz 的输入时钟
- 多路输出：最多可输出 5 路独立时钟
- 精确控制：每路时钟可单独设置分频/倍频系数、占空比和相位偏移
- 低抖动：输出时钟抖动小于 100ps，满足高速接口需求
2. 创建 PLL IP 核的完整流程
2.1 工程准备与环境配置
首先需要确保安装了高云 FPGA 开发环境（Gowin EDA）。我推荐使用 V1.9.9 或更高版本，因为新版本对 IP 核的支持更完善。创建工程时，芯片型号选择要与实际硬件一致，比如常见的 GW5A-LV25UG324C2。
在工程创建完成后，通过菜单栏 Tools -> IP Core Generator 打开 IP 核配置界面。这里有个小技巧：建议先在工程目录下新建一个 ipcore 文件夹，专门存放 IP 核相关文件，这样项目结构会更清晰。
2.2 PLL 参数详细配置
搜索并选择 rPLL（高云的硬核 PLL），会弹出配置界面。关键参数设置如下：
General 选项卡：
- Module Name:
