基于高云 FPGA 与 STM32 的 FMC 通信协议实现

这里我们重点挑出 FMC_NL、FMC_NOE、FMC_NWE、FMC_NE2 进行研究。这里一共有 20 个引脚。

对应一下 FPGA 的接口定义：

FPGA 这里除了数据线外多了 RST、FPGA_WR_NWE、FPGA_RD_NOE、FPGA_NL_NADV、FPGA_CS_NEL、CLK。这里有 22 个引脚，我们可以发现，这里多了两个引脚，一个是由 PLL 来进行时钟控制，还有一个则是用于硬件的复位重启。

FPGA 逻辑实现

下面是具体的 Verilog 模块代码，实现了 FSMC 的读写逻辑。注意地址线的解码和数据的三态控制。

module fsmc (
    ab,      // address
    db,      // data
    wrn,     // write
    rdn,     // read
    resetn,  // reset
    csn,     // chip select
    ina,     // input data a
    inb,     // input data b
    inc,     // input data c
    ind,     // input data d
    ine,     // input data e
    inf,     // input data f
    ing,     // input data g
    inh,     // input data h
    outa,    // output data a
    outb,    // output data b
    outc,    // output data c
    outd,    // output data d
    oute,    // output data e
    outf,    // output data f
    outg,    // output data g
    outh     // output data h
);

input [2:0] ab;
inout [15:0] db;
input wrn;
input rdn;
input resetn;
input csn;
input [15:0] ina;
input [15:0] inb;
input [15:0] inc;
input [15:0] ind;
input [15:0] ine;
input [15:0] inf;
input [15:0] ing;
input [15:0] inh;
output reg [15:0] outa;
output reg [15:0] outb;
output reg [15:0] outc;
output reg [15:0] outd;
output reg [15:0] oute;
output reg [15:0] outf;
output reg [15:0] outg;
output reg [15:0] outh;

wire rd;
wire wr;
reg [15:0] indata;

// 生成读脉冲
assign rd = !(csn & rdn);
// 生成写脉冲
assign wr = !(csn & wrn);

// 数据总线驱动：读时输出内部数据，否则高阻
assign db = rd ? indata : 16'hzzzz;

// 写数据：根据地址线选择八个空间写入，每个空间 16 位
always @(negedge wr or negedge resetn) begin
    if (!resetn) begin
        outa <= 16'h0000;
        outb <= 16'h0000;
        outc <= 16'h0000;
        outd <= 16'h0000;
        oute <= 16'h0000;
        outf <= 16'h0000;
        outg <= 16'h0000;
        outh <= 16'h0000;
    end else begin
        case (ab)
            3'b000: outa <= db;
            3'b001: outb <= db;
            3'b010: outc <= db;
            3'b011: outd <= db;
            3'b100: oute <= db;
            3'b101: outf <= db;
            3'b110: outg <= db;
            3'b111: outh <= db;
            default: ;
        endcase
    end
end

// 读数据：根据地址线选择 8 个空间读取，每个空间 16 位
always @(rd or !resetn) begin
    if (!resetn)
        indata <= 16'h0000;
    else begin
        case (ab)
            3'b000: indata <= ina;
            3'b001: indata <= inb;
            3'b010: indata <= inc;
            3'b011: indata <= ind;
            3'b100: indata <= ine;
            3'b101: indata <= inf;
            3'b110: indata <= ing;
            3'b111: indata <= inh;
            default: ;
        endcase
    end
end

endmodule

实际运行时会遇到时序问题，建议结合仿真波形验证读写脉冲的宽度是否满足外部存储器的要求。