FPGA 开发环境搭建：Quartus II 13.1 与 ModelSim 安装配置指南

• 进入 Tools -> Launch Simulation Library Compiler。
• Executable location 选择 ModelSim 的 win64 路径。
• Output directory 选择工程内的 output_files 或其他空文件夹。
• 点击 Start，看到全绿表示编译成功（Warning 可忽略）。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity div is
    port(
        clk : in std_logic;
        rst : in std_logic;
        clkout : out std_logic
    );
end div;

architecture rtl of div is
    constant n : integer range 0 to 10 := 6; -- 分频系数，大于 1
    signal clk_p : std_logic;
    signal clk_n : std_logic;
    signal cnt_p : integer range 0 to n;
    signal cnt_n : integer range 0 to n;
begin
    process(clk_p, clk_n)
    begin
        if((n mod 2) = 0) then
            clkout <= clk_p;
        else
            clkout <= clk_p or clk_n;
        end if;
    end process;

    process(clk, rst)
    begin
        if(rst = '0') then
            cnt_p <= 0;
        elsif(clk'event and clk = '1') then
            if(cnt_p = n-1) then
                cnt_p <= 0;
            else
                cnt_p <= cnt_p + 1;
            end if;
        end if;
    end process;

    process(clk, rst)
    begin
        if(rst = '0') then
            clk_p <= '0';
        elsif(clk'event and clk = '1') then
            if (cnt_p < (n/2)) then
                clk_p <= '1';
            else
                clk_p <= '0';
            end if ;
        end if;
    end process;

    process(clk, rst)
    begin
        if(rst = '0') then
            cnt_n <= 0;
        elsif(clk'event and clk = '0') then
            if(cnt_n = n-1) then
                cnt_n <= 0;
            else
                cnt_n <= cnt_n + 1;
            end if;
        end if;
    end process;

    process(clk, rst)
    begin
        if(rst = '0') then
            clk_n <= '0';
        elsif(clk'event and clk = '0') then
            if (cnt_n < (n/2)) then
                clk_n <= '1';
            else
                clk_n <= '0';
            end if ;
        end if;
    end process;
end rtl;

• 保存时会提示是否建立新工程，选择 YES。
• 填写工程名和保存路径（再次强调：无中文）。
• 芯片选择：Family 选 Cyclone IV E，Device 选 EP4CE6E22C8（根据实际板卡调整）。
• Simulation 选择 VHDL 的 ModelSim，Finish 结束向导。

4. 波形仿真验证
   • 菜单 File -> New -> University Program VWF 创建波形文件。
   • 右键空白处 Insert Node or Bus -> Node Finder。
   • List 中选择相关引脚，点击 >> 全部移入，OK 确认。
   • 设置时钟频率，将 rst 拉高复位。
   • 运行仿真，观察输出波形是否符合预期（6 分频）。

五、常见问题排查

1. Library Format Error 报错：Unsupported ModelSim library format。 原因：ModelSim-Altera 自带预编译库，而普通 ModelSim 需要自行编译。 解决：删除工程中的 simulation 文件夹重新仿真，或在 EDA Tools 选项中确认 Executable location 指向正确的 ModelSim 路径。

2. Library Access Failed 报错：Failed to access library 'cycloneive_ver'。 原因：路径配置错误或缺少反斜杠。 解决：检查 Options 中的路径，尝试添加 \ 分隔符，或重新配置编译器路径。

3. License 问题 如果软件无法启动或提示 License 错误，请检查环境变量 MGLS_LICENSE_FILE 是否正确指向了 license 文件路径，并确保杀毒软件未拦截相关进程。

六、卸载说明

• ModelSim：在开始菜单快捷方式中找到 uninstall 程序运行。
• Quartus：同样在开始菜单或控制面板中卸载。建议先关闭所有相关进程再操作。

注：以上步骤基于 Windows 64 位系统环境，不同版本可能存在差异，请以实际情况为准。