FPGA 读写 DDR4 (一) MIG IP 核控制信号

一次成功的命令传输时序如下：

注意：app_en 拉高三个周期，实际上只有第三个周期命令才被写入 IP 核，因为此时 app_rdy 才被拉高。

关于 app_autoprecharge 信号：默认可能未使能。该信号用于在同一 Bank 中进行读写时提高效率，用途与 DDR 颗粒结构有关。

写接口

• app_wdf_data：写数据总线。
• app_wdf_rdy：写操作的 app_rdy。只有当 app_rdy 和 app_wdf_rdy 同时为高时，写命令才有效。
• app_wdf_wren：拉高表示当前数据总线上的数据是要写入的数据。
• app_wdf_mask：写数据的屏蔽位。被写入为 1 的字节将不会被写入到 DDR 中。例如位宽 16, Burst Length 8，一次传输 16 字节，mask 大小为 16bit。
• app_wdf_end：表示当前时钟周期是写入数据的最后一周期。若分频比为 1:4，每个用户时钟周期进行一次完整 Burst 传输，则 app_wdf_end 与 app_wdf_wren 一起拉高。实际应用时可将其与 app_wdf_wren 连到一起。

写数据时序分为两种：

1. 非背靠背（单次写入）： 描述给出写命令的前一个到后两个周期给出写控制信号及数据。app_wdf_wren 和 app_wdf_en 一同拉高时，该周期数据总线上的数据才会被写入；app_en 被拉高的那个周期地址和控制命令才会被写入。

2. 背靠背写入： app_en 信号和 app_wdf_wren 以及 app_wdf_end 信号是对齐的。只要将这些信号在 app_rdy 以及 app_wdf_rdy 为高时一起拉高即可实现写入。

读接口

读接口无需额外控制接口，操作命令接口即可。DDR 读数据有较大延迟，给出读指令后需多个时钟周期数据和数据有效标识才会出现。data_valid 会和有效的读出数据一起出现。

两种读操作时序如下：

此外还有一些额外用户接口未被使用，如 _ref 或 _req 信号。需注意 app_hi_pri 信号，PG150 中要求保留且置为 0。

总结

MIG 的操作时序并不复杂，但代码编写注意点较多。整个 MIG IP 核其用户逻辑工作在一个很高的时钟下。例如 DDR 工作时钟 1200MHz，用户时钟 300MHz。若对 ADC 进行数据采集并存入 DDR，FIFO 是必不可少的。为了实现跨时钟域的数据传输，对于 FIFO 的复杂操作将是遇到的最大困难。