FPGA DDR4 读写：MIG IP 核控制信号详解

一次成功的命令传输时序如下：

需注意，图中 app_en 拉高三个周期，实际上只有最后一个周期命令被写入 IP 核，因为此时 app_rdy 才拉高。此外，app_autoprecharge 信号通常默认不使用，除非在 IP 核配置中额外使能，主要用于同一 Bank 内提高读写效率。

写接口

写接口负责数据传输。

• app_wdf_data：写数据总线。
• app_wdf_rdy：写操作就绪信号，需与 app_rdy 同时为高，写命令才有效。
• app_wdf_wren：拉高表示当前总线数据为待写入数据。
• app_wdf_mask：屏蔽位，字节为单位。例如 16bit 位宽、Burst 8 的 DDR，一次传输 16 字节，mask 为 16bit。
• app_wdf_end：标识当前周期为写入数据的最后一周期。若用户时钟与 DDR 时钟分频比为 1:4，每个用户时钟周期完成一次 Burst 传输，则此信号常与 app_wdf_wren 连用。

写数据时序主要有两种：

1. 非背靠背（单次写入）：给出写命令的前一个到后两个周期给出控制信号及数据。app_wdf_wren 和 app_wdf_en 一同拉高时，该周期数据才被写入；app_en 拉高的周期地址和控制命令才被写入。

2. 背靠背写入：连续性更强，app_en 与 app_wdf_wren、app_wdf_end 对齐。只要在这些信号与 app_rdy、app_wdf_rdy 为高时一起拉高即可实现连续写入。

读接口

读接口无需额外控制信号，操作命令接口即可。

DDR 读数据延迟较大，给出指令后需多个时钟周期数据和有效标识才会出现。data_valid 会与有效读出数据同时出现，类似 RAM 或 FIFO 操作。

两种读操作时序如下：

除上述四组接口外，PG150 还描述了部分 _ref 或 _req 信号，因未涉及暂不展开。需注意 app_hi_pri 信号，PG150 建议保留并置为 0。

总结

MIG 的操作时序看似不复杂，但代码编写时需留意细节。整个 IP 核用户逻辑工作在高时钟下，例如 DDR 工作时钟 1200MHz，用户时钟 300MHz。若对 ADC 进行数据采集并存入 DDR，FIFO 是跨时钟域传输的关键组件。关于 FIFO 的复杂操作将是下一期讨论的重点。