Vivado AXI4-Stream Data FIFO 核配置与测试详解

TID / TDEST / TUSER width (bits): 0

• 这些是 AXI-Stream 的边带信号（ID、Destination、User data）。
• 设为 0 表示不使用这些信号，它们不会出现在 IP 核的端口上，也不会被 FIFO 缓存。

Write flags（写入侧标志位）

Enable write data count (启用写入数据计数): Yes，勾选后，IP 核会增加一个输出端口 axis_wr_data_count。这个信号会实时输出 FIFO 中当前存储了多少个数据字（Data Words）。写入侧的逻辑可以读取这个值，精确判断 FIFO 里还有多少空间。

Enable almost full (启用'将满'信号): Yes，勾选后，IP 核会增加一个输出端口 almost_full。当 FIFO 只剩下一个写入位置时，这个信号就会变高。它是一个紧急警告信号，告诉前级电路'再写一个我就满了'，通常比标准的 TREADY 变低（表示已满）提前一个周期提示。

Enable programmable full (启用可编程满信号): No，是否启用一个自定义阈值的'满'信号 (prog_full)。

如果选 Yes，可以在下方的 Programmable full threshold 框中填入一个数字（例如 400）。当 FIFO 里的数据量达到或超过 400 时，prog_full 信号就会变高。这用于需要比'将满'更早进行流控的场景。

Read flags（读取侧标志位）

Enable read data count (启用读取数据计数): Yes，勾选后，IP 核会增加一个输出端口 axis_rd_data_count。实时输出 FIFO 中当前有多少个数据等待被读取。

注意： 如果使用的是独立时钟（异步 FIFO），write data count 和 read data count 分别属于写入时钟域和读取时钟域，数值可能略有延迟差异。如果是同步 FIFO，这两个值通常是一样的。

Enable almost empty (启用'将空'信号): Yes，勾选后，IP 核会增加一个输出端口 almost_empty。当 FIFO 只剩下一个数据可读时，这个信号就会变高。提示后级电路数据流即将断档。

Enable programmable empty (启用可编程空信号): No，是否启用一个自定义阈值的'空'信号 (prog_empty)。

如果选 Yes，可以在下方的 Programmable empty threshold 填入数字（例如 10）。当 FIFO 数据量少于等于 10 时，该信号变高。

仿真测试

可以直接打开官方的例程进行仿真：

1. 写的速度是读的 2 倍：

这部分主要是因为测试程序逻辑：

always @(posedge aclk) begin
    if(areset) ...
    else begin
        s_axis_tready <= ~s_axis_tready; // 核心逻辑：每周期翻转一次
    end
end

可以看到，s_axis_tready 信号在 0 和 1 之间不断跳变。这意味着接收端一会儿说'我满了'，一会儿说'我可以收'。人为制造总线拥塞（Backpressure）。这强迫上游的 FIFO 必须将数据存入内部 RAM，从而验证 FIFO 的缓存功能和满标志逻辑是否正常工作。

2. tlast 一直为 1 是因为：代码逻辑在复位后显式将其置 1。

3. 接近满载时，读写间隔趋于一致。

自测

可以直接编写一个 Testbench：

`timescale 1ns / 1ps
module tb_axis_data_fifo();
    //-------------------------------------------------------------------------
    // 1. 信号定义
    //-------------------------------------------------------------------------
    // 时钟与复位
    reg clk;
    reg resetn;
    // Slave 接口 (写入端)
    reg s_axis_tvalid;
    wire s_axis_tready;
    reg [7:0] s_axis_tdata;
    reg s_axis_tlast;
    // Master 接口 (读取端)
    wire m_axis_tvalid;
    reg m_axis_tready;
    wire [7:0] m_axis_tdata;
    wire m_axis_tlast;
    // 状态信号
    wire [31:0] axis_wr_data_count;
    wire [31:0] axis_rd_data_count;
    wire almost_empty;
    wire almost_full;
    //-------------------------------------------------------------------------
    // 2. DUT (Device Under Test) 实例化
    //-------------------------------------------------------------------------
    axis_data_fifo_0 dut (
        .s_axis_aresetn (resetn),
        .s_axis_aclk (clk),
        .s_axis_tvalid (s_axis_tvalid),
        .s_axis_tready (s_axis_tready),
        .s_axis_tdata (s_axis_tdata),
        .s_axis_tlast (s_axis_tlast),
        .m_axis_tvalid (m_axis_tvalid),
        .m_axis_tready (m_axis_tready),
        .m_axis_tdata (m_axis_tdata),
        .m_axis_tlast (m_axis_tlast),
        .axis_wr_data_count (axis_wr_data_count),
        .axis_rd_data_count (axis_rd_data_count),
        .almost_empty (almost_empty),
        .almost_full (almost_full)
    );
    //-------------------------------------------------------------------------
    // 3. 时钟生成 (100MHz)
    //-------------------------------------------------------------------------
    initial begin
        clk = 0;
        forever #5 clk = ~clk; // 周期 10ns
    end
    //-------------------------------------------------------------------------
    // 4. 辅助任务：发送数据包
    //-------------------------------------------------------------------------
    task write_packet(input [31:0] length);
        integer i;
        begin
            @(posedge clk); // 同步到时钟沿
            wait(resetn == 1);
            $display("[Writer] Start writing packet of length %0d at time %0t", length, $time);
            for (i = 0; i < length; i = i + 1) begin
                s_axis_tvalid <= 1'b1;
                s_axis_tdata <= i[7:0]; // 数据内容就是简单的 0, 1, 2...
                if (i == length - 1) s_axis_tlast <= 1'b1;
                else s_axis_tlast <= 1'b0;
                do begin
                    @(posedge clk);
                end while (s_axis_tready == 1'b0);
            end
            s_axis_tvalid <= 1'b0;
            s_axis_tlast <= 1'b0;
            $display("[Writer] Packet writing finished at time %0t", $time);
        end
    endtask
    //-------------------------------------------------------------------------
    // 5. 主测试激励 (Stimulus)
    //-------------------------------------------------------------------------
    initial begin
        resetn = 0;
        s_axis_tvalid = 0;
        s_axis_tdata = 0;
        s_axis_tlast = 0;
        m_axis_tready = 0;
        $display("--- Test Start: Reset ---");
        #100;
        resetn = 1;
        #20;
        $display("--- Test Phase 1: Write only (Fill FIFO) ---");
        write_packet(16);
        #50;
        $display("Status Check: WR Count = %0d, RD Count = %0d, Almost Full = %b", axis_wr_data_count, axis_rd_data_count, almost_full);
        $display("--- Test Phase 2: Enable Read (Drain FIFO) ---");
        @(posedge clk);
        m_axis_tready = 1;
        wait(axis_rd_data_count == 0 && m_axis_tvalid == 0);
        #100;
        $display("--- Test Phase 3: Concurrent Read & Write ---");
        m_axis_tready = 1;
        write_packet(32);
        #200;
        $display("--- Test Finished ---");
        $stop;
    end
    //-------------------------------------------------------------------------
    // 6. 监控模块 (Monitor)
    //-------------------------------------------------------------------------
    always @(posedge clk) begin
        if (m_axis_tvalid && m_axis_tready) begin
            $display("[Reader] Read Data: %h (Last: %b) at time %0t", m_axis_tdata, m_axis_tlast, $time);
        end
    end
endmodule

仿真结果：

结果符合预期。AXI Stream 接口通过两个独立通道分别处理读写，逻辑相对简单。