FPGA 基础概念与架构面试题详解，涵盖 FPGA 与 CPLD、ASIC 区别，CLB、PI、IOB 及嵌入式资源作用，主动与被动配置场景，LUT 输入输出机制，D/T/JK 触发器应用，分布式 RAM 与 Block RAM 选型，PLL 倍频分频功能，建立保持时间计算，以及异步 FIFO 和握手信号同步方案。
解答： FPGA（现场可编程门阵列）是一种基于可编程逻辑单元（CLB）、可编程互连资源（PI）、I/O 接口和嵌入式资源（如 DSP、RAM、PLL）的半导体器件，可通过硬件描述语言（HDL）编程实现任意数字逻辑功能，属于'现场可编程'器件。
核心区别：
解答： 核心架构包括 4 部分，不同厂商（Xilinx、Intel）命名略有差异，但功能一致：
解答： FPGA 的配置方式核心分为「主动配置」和「被动配置」，具体分类及场景如下：
主动配置（FPGA 主动读取配置文件）：
被动配置（外部控制器主动向 FPGA 写入配置文件）：
解答： LUT（查找表）是 FPGA 中实现组合逻辑的核心单元，本质是一个基于 SRAM 的'真值表缓存器'。
工作原理： LUT 的输入是组合逻辑的输入变量，输出是对应的逻辑结果；预先将输入变量所有可能的组合（真值表）存储在 SRAM 中，当输入信号到来时，LUT 根据输入值'查找'对应的输出结果，实现组合逻辑功能（如与、或、非、异或，以及更复杂的组合逻辑）。
常见类型： 对应不同逻辑复杂度：
解答： FPGA 中的触发器核心用于实现时序逻辑（存储信号、同步信号），常见类型及作用如下：
解答： 两者都是 FPGA 内部的存储资源，用于存储数据，核心区别在于实现方式和应用场景：
补充说明： 面试常问'什么时候用分布式 RAM，什么时候用 Block RAM？'——核心看容量：小容量（＜1Kbit）用分布式，大容量（≥1Kbit）用 Block RAM，兼顾功耗和资源利用率。
解答： PLL（锁相环）是 FPGA 内部的时钟管理模块，核心作用是「对输入时钟进行分频、倍频、相位调整」，生成系统所需的稳定时钟信号，解决时钟同步和时钟频率适配问题。
主要功能：
解答： 时序约束是工程师向 FPGA 工具（如 Vivado、Quartus）提供的「时钟频率、信号延迟、时序关系」等规则，用于指导工具进行布局布线，确保设计的时序满足要求。
核心原因：
解答： 两者是时序约束中最核心的两个参数，针对触发器（FF）而言，确保触发器能稳定采样数据：
补充公式： 时钟周期 T ≥ Tsu + Tco + Tdelay（Tco 是触发器输出延迟，Tdelay 是布线延迟），这是判断建立时间是否满足的核心公式，面试常考计算。
解答： 时钟域是指由同一个时钟信号驱动的所有逻辑模块的集合；若两个模块由不同频率、不同相位的时钟驱动，则属于不同时钟域，信号在不同时钟域之间传输，称为'跨时钟域传输'。
跨时钟域处理的核心问题： 避免亚稳态（Metastability）——当异步信号（不同时钟域）直接输入触发器时，触发器可能处于不确定状态（既不是 0 也不是 1），导致系统错误。
常用处理方法（按优先级排序）：
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