FPGA 基础概念与架构面试题详解（一）

5. FPGA 中的触发器（FF）有哪些类型？各有什么作用？

解答： FPGA 中的触发器核心用于实现时序逻辑（存储信号、同步信号），常见类型及作用如下：

1. D 触发器（D Flip-Flop）： 最常用，输入为 D（数据）、CLK（时钟），时钟上升沿（或下降沿）时，将 D 端数据存入触发器，输出 Q=D，用于同步数据存储、移位寄存器等；
2. T 触发器（T Flip-Flop）： 输入为 T、CLK，T=1 时，时钟触发后 Q 翻转；T=0 时，Q 保持不变，用于分频电路（如二分频）；
3. JK 触发器（JK Flip-Flop）： 输入为 J、K、CLK，J=1、K=1 时翻转，J=0、K=0 时保持，J、K 不同时为 1 时，Q=J，功能更灵活，但 FPGA 中一般通过 D 触发器组合实现；
4. 寄存器（Register）： 由多个 D 触发器组成，用于批量存储数据（如 8 位寄存器、32 位寄存器），分为同步寄存器（受时钟控制）和异步寄存器（不受时钟控制，不推荐使用，易产生时序问题）。

6. 什么是分布式 RAM 和 Block RAM？两者的核心区别是什么？

解答： 两者都是 FPGA 内部的存储资源，用于存储数据，核心区别在于实现方式和应用场景：

• 分布式 RAM（Distributed RAM）： 由 LUT 拼接实现，本质是利用 LUT 的 SRAM 资源，容量小（通常每个 LUT 可实现 16bit 或 32bit）、速度快、功耗略高，适合小容量、高速度的存储需求（如小尺寸 FIFO、少量数据缓存）；
• Block RAM（BRAM）： FPGA 内部集成的专用存储模块，容量大（单块通常为 18Kbit、36Kbit，可级联扩展）、功耗低、接口灵活（支持单端口、双端口、读写分离），适合大容量存储需求（如大容量 FIFO、缓冲区、ROM）。

补充： 面试常问'什么时候用分布式 RAM，什么时候用 Block RAM？'——核心看容量：小容量（＜1Kbit）用分布式，大容量（≥1Kbit）用 Block RAM，兼顾功耗和资源利用率。

7. FPGA 中的 PLL 作用是什么？主要有哪些功能？

解答： PLL（锁相环）是 FPGA 内部的时钟管理模块，核心作用是「对输入时钟进行分频、倍频、相位调整」，生成系统所需的稳定时钟信号，解决时钟同步和时钟频率适配问题。

主要功能：

1. 时钟倍频/分频： 将输入时钟（如 50MHz）倍频到高频（如 200MHz），或分频到低频（如 10MHz），满足不同模块的时钟需求；
2. 相位调整： 调整输出时钟的相位（如延迟 0°、90°、180°），解决跨时钟域时序问题，或匹配外部器件的时钟相位；
3. 时钟同步： 实现多个时钟域的同步，减少时钟抖动和偏移，保证系统时序稳定；
4. 时钟多路输出： 一个 PLL 可输出多个不同频率、不同相位的时钟，供系统中不同模块使用（如 CPU、DDR、ADC 分别使用不同时钟）。

8. FPGA 的时序约束是什么？为什么要做时序约束？

解答： 时序约束是工程师向 FPGA 工具（如 Vivado、Quartus）提供的「时钟频率、信号延迟、时序关系」等规则，用于指导工具进行布局布线，确保设计的时序满足要求。

核心原因：

1. 避免时序违规： FPGA 的逻辑单元和布线资源存在延迟，若不进行时序约束，工具可能会随机布局布线，导致信号传输延迟超过允许范围，出现建立时间违规（Setup Violation）或保持时间违规（Hold Violation），系统运行不稳定（如数据错位、逻辑错误）；
2. 优化性能： 时序约束可指导工具优先保证关键路径（如高速接口、核心逻辑）的时序，在满足时序的前提下，优化资源利用率和功耗；
3. 验证设计可行性： 通过时序约束和时序分析，可提前判断设计是否能在目标时钟频率下稳定运行，避免后期调试出现严重问题。

9. 什么是建立时间（Setup Time）和保持时间（Hold Time）？

解答： 两者是时序约束中最核心的两个参数，针对触发器（FF）而言，确保触发器能稳定采样数据：

• 建立时间（Tsu）： 在时钟触发沿（上升沿/下降沿）到来之前，数据信号必须保持稳定的最小时间；若数据在建立时间内发生变化，触发器可能无法正确采样数据，导致采样错误。
• 保持时间（Th）： 在时钟触发沿到来之后，数据信号必须保持稳定的最小时间；若数据在保持时间内发生变化，同样会导致触发器采样错误。

补充公式： 时钟周期 T ≥ Tsu + Tco + Tdelay（Tco 是触发器输出延迟，Tdelay 是布线延迟），这是判断建立时间是否满足的核心公式。

10. FPGA 的时钟域是什么？跨时钟域处理的常用方法有哪些？

解答： 时钟域是指由同一个时钟信号驱动的所有逻辑模块的集合；若两个模块由不同频率、不同相位的时钟驱动，则属于不同时钟域，信号在不同时钟域之间传输，称为'跨时钟域传输'。

跨时钟域处理的核心问题： 避免亚稳态（Metastability）——当异步信号（不同时钟域）直接输入触发器时，触发器可能处于不确定状态（既不是 0 也不是 1），导致系统错误。

常用处理方法（按优先级排序）：

1. 两级触发器同步（最常用）： 将异步信号通过两个串联的触发器同步到目标时钟域，可大幅降低亚稳态概率（适合单 bit 信号，如复位信号、控制信号）；
2. 异步 FIFO（适合多 bit 信号）： 利用 FIFO 的读写时钟分离特性，实现多 bit 数据在不同时钟域之间的安全传输，读写时钟可异步，核心是通过格雷码计数器避免读写指针跨时钟域的亚稳态；
3. 握手信号同步： 通过'请求 - 应答'的握手机制，确保发送端和接收端同步，适合多 bit 信号或突发传输（如 CPU 与 FPGA 之间的异步通信）；
4. 格雷码转换： 将二进制计数器转换为格雷码（相邻数值只有 1bit 变化），再通过两级触发器同步，适合地址信号跨时钟域（如 FIFO 读写指针）。