FPGA 实现 CIC 抽取滤波器

CIC 滤波器中存在加减法操作，需关注计算过程中信号位宽的问题。由于积分器的累加效应，内部数据位宽会随着级数 N 线性增长。

最大位宽计算公式如下： B_max = B_in + N * ceil(log2(R * M))

ceil()–向上取整函数

• B_in：输入位宽
• R：抽取/插值因子
• M：差分延迟（通常为 1）

举个例子：假设 B_in=16 位，R=64，M=1，ceil(log2(64)) = 6。

• 当 N=3 时，最大位宽 = 16 + 3*6 = 34 位
• 当 N=5 时，最大位宽 = 16 + 5*6 = 46 位
• 当 N=6 时，最大位宽 = 16 + 6*6 = 52 位

可以看到，级数每增加一级，位宽就会显著增加，消耗更多的寄存器、逻辑和布线资源。

级数 N 对滤波器性能的影响：

1. 阻带抑制：这是增加级数最主要的目的。N 越高，阻带衰减越大，滤波器对带外信号的抑制能力就越强。这对于抽取器来说，意味着能更好地防止混叠；对于插值器来说，意味着能更好地抑制镜像。
2. 通带衰减：这是增加级数带来的主要代价。N 越高，通带内的衰减也越严重。为了补偿这种通带衰减，通常需要在 CIC 滤波器后面级联一个补偿 FIR 滤波器。

二、CIC 抽取滤波器 FPGA 实现

（一）Verilog 代码

以下 CIC 滤波器代码参数：级数 3，抽取因子 16。

`timescale 1ns /1ps
module cic_down_sample#(
    parameter DATA_IN_WIDTH = 8,
    parameter DATA_OUT_WIDTH = 8,
    parameter CIC_FACTORS = 16, // 抽取因子
    parameter MAX_WIDTH = 20 // 最大位宽
)(
    input clk,
    input rstn,
    input signed[DATA_IN_WIDTH-1:0] data_in,
    input data_in_valid,
    output signed[DATA_OUT_WIDTH-1:0] data_out
);

wire signed[MAX_WIDTH-1:0] add_data_0;
wire signed[MAX_WIDTH-1:0] add_data_1;
wire signed[MAX_WIDTH-1:0] add_data_2;
reg signed[MAX_WIDTH-1:0] data_0;
reg signed[MAX_WIDTH-1:0] data_1;
reg signed[MAX_WIDTH-1:0] data_2;
reg [4:0] cnt_div;
reg sample_flag; // 采样标志

reg signed[MAX_WIDTH-1:0] comb_in;
wire signed[MAX_WIDTH-1:0] add_comb_0;
wire signed[MAX_WIDTH-1:0] add_comb_1;
wire signed[MAX_WIDTH-1:0] add_comb_2;
reg signed[MAX_WIDTH-1:0] comb_0;
reg signed[MAX_WIDTH-1:0] comb_1;
reg signed[MAX_WIDTH-1:0] comb_2;

// 积分器
always @(posedge clk or negedge rstn) begin
    if(!rstn) begin
        data_0 <= 'd0;
        data_1 <= 'd0;
        data_2 <= 'd0;
    end else begin
        data_0 <= add_data_0;
        data_1 <= add_data_1;
        data_2 <= add_data_2;
    end
end
assign add_data_0 = {{12{data_in[7]}},data_in} + data_0;
assign add_data_1 = add_data_0 + data_1;
assign add_data_2 = add_data_1 + data_2;

// 降采样处理
always @(posedge clk or negedge rstn) begin
    if(!rstn) begin
        cnt_div <= 'd0;
    end elseif(cnt_div == CIC_FACTORS -1) begin
        cnt_div <= 'd0;
    end else begin
        cnt_div <= cnt_div + 1;
    end
end

always @(posedge clk or negedge rstn) begin
    if(!rstn) begin
        sample_flag <= 1'b0;
    end elseif(cnt_div == CIC_FACTORS -1) begin
        sample_flag <= 1'b1;
    end else begin
        sample_flag <= 1'b0;
    end
end

// 梳状器
always @(posedge clk or negedge rstn) begin
    if(!rstn) begin
        comb_in <= 'd0;
    end elseif(sample_flag) begin
        comb_in <= add_data_2;
    end
end

always @(posedge clk or negedge rstn) begin
    if(!rstn) begin
        comb_0 <= 'd0;
        comb_1 <= 'd0;
        comb_2 <= 'd0;
    end elseif(sample_flag) begin
        comb_0 <= comb_in;
        comb_1 <= add_comb_0;
        comb_2 <= add_comb_1;
    end
end

assign add_comb_0 = comb_in - comb_0;
assign add_comb_1 = add_comb_0 - comb_1;
assign add_comb_2 = add_comb_1 - comb_2;
assign data_out = add_comb_2[19:12];

endmodule

顶层文件：

`timescale 1ns /1ps
module cic_top(
    input sysclk,
    input sysrstn
);

wire m_axis_data_tvalid;
wire signed[7:0] m_axis_data_tdata;
wire signed[7:0] data_out;

dds_compiler_0 dds(.aclk(sysclk),
                   .m_axis_data_tvalid(m_axis_data_tvalid),
                   .m_axis_data_tdata(m_axis_data_tdata));

cic_down_sample#(.DATA_IN_WIDTH(8),.DATA_OUT_WIDTH(8),.CIC_FACTORS(16),.MAX_WIDTH(20))u_cic_down_sample(
    .clk(sysclk),
    .rstn(sysrstn),
    .data_in(m_axis_data_tdata),
    .data_in_valid(m_axis_data_tvalid),
    .data_out(data_out)
);

endmodule

（二）仿真分析

级数：3，抽取因子：16

级数：3，抽取因子：8

可以看到抽取因子越小或级数越小时，CIC 抽取滤波器输出波形约平滑，因此必要时需级联一个补偿 FIR 滤波器。