FPGA 实现 HDMI 输出：从接口原理到 4K 显示全流程实战

4K@30Hz 时序：

• 有效像素：3840×2160
• 像素时钟：297MHz
• 行总周期：4400 像素
• 场总周期：2250 行

2.3 音频与 HDCP

HDMI 音频通过信息帧传输，支持 PCM、AC-3 等格式。HDCP 是内容保护机制，大多数 FPGA 应用可选择禁用或仅实现基本认证，具体视显示器兼容性而定。

三、HDMI 发送器设计

3.1 TMDS 编码器

这是发送器的核心模块。它负责将 RGB 数据和控制信号（HSYNC/VSYNC）转换为 10 位 TMDS 码。

FPGA 实现框架：

module tmds_encoder (
    input wire clk,
    input wire [7:0] data_in,
    input wire hsync,
    input wire vsync,
    input wire de,
    output reg [9:0] data_out
);
    always @(posedge clk) begin
        if (de) begin
            // 数据编码逻辑
            data_out <= encode_data(data_in);
        end else begin
            // 控制编码逻辑
            data_out <= encode_ctrl({vsync, hsync});
        end
    end
endmodule

3.2 序列化器

序列化器将并行数据转为高速串行信号。Xilinx FPGA 推荐使用 OSERDESE2 原语。

OSERDESE2 #( .DATA_WIDTH(10), .DATA_RATE_OQ("DDR"), ... ) oserdese2_inst (
    .CLK(clk_10x),
    .CLKDIV(clk_pixel),
    .D1(data_in[0]),
    .OQ(data_out_p),
    .OQB(data_out_n)
); 

3.3 时钟管理

需要生成像素时钟及其倍频时钟（如 10 倍）。PLL/MMCM 是常用工具，需注意时钟偏斜控制和抖动抑制。

3.4 信号完整性

PCB 设计需遵循 100Ω 差分阻抗规范，注意等长布线、减少过孔及端接匹配，以控制串扰和反射。

四、FPGA 驱动实现

4.1 1080p@60Hz 实现

时序生成器负责产生 HSYNC、VSYNC 和 DE 信号。

module video_timing_gen (
    input wire clk,
    input wire rst_n,
    output wire hsync,
    output wire vsync,
    output wire de,
    output wire [11:0] x,
    output wire [11:0] y
);
    localparam H_TOTAL = 2200;
    localparam H_ACTIVE = 1920;
    localparam V_TOTAL = 1125;
    localparam V_ACTIVE = 1080;
    // 计数器与逻辑...
endmodule

4.2 4K@30Hz 实现

参数调整为 297MHz 时钟，行列计数范围扩大，逻辑结构与 1080p 类似。

4.3 EDID 处理

EDID 存储了显示器的身份信息。通常通过 I2C 接口读取或固化在 ROM 中供主机查询。

五、工程化实战案例

5.1 完整工程架构

建议采用模块化设计，包含顶层模块、时序生成、TMDS 编码、序列化及时钟管理。目录结构应清晰分离 RTL、仿真脚本及约束文件。

5.2 仿真验证

编写测试台（Testbench）至关重要。需模拟 PLL 锁定过程，生成彩条测试图案，并监测关键信号波形。

module tb_hdmi_top;
    reg clk_100m; reg rst_n;
    // 实例化被测模块
    hdmi_top dut (...);
    // 时钟与复位生成
    initial begin clk_100m = 0; forever #5 clk_100m = ~clk_100m; end
    // 视频数据生成任务...
endmodule

5.3 上板调试

仿真通过后进行硬件调试。首先检查 PLL 锁定状态，确认时钟频率正确。随后使用 ILA（集成逻辑分析仪）监测时序信号，最后观察显示器输出效果。

常见问题排查：

• 无信号：检查 EDID 通信及 I2C 上拉电阻。
• 闪烁：检查时序参数是否匹配显示器规格。
• 颜色错误：核对 RGB 通道连接顺序。

5.4 时序约束

正确的 XDC 约束文件能保证时序收敛。需定义时钟周期、生成时钟关系及输入输出延迟。

create_clock -period 6.734 -name clk_pixel [get_ports clk_pixel]
set_output_delay -clock clk_pixel_5x_pll -min -1 [get_ports hdmi_d_p]

六、常见问题与调试技巧

6.1 显示异常排查

若显示器提示'无信号'，优先检查硬件连接及 FPGA 内部 PLL 锁定状态。使用示波器测量差分幅度应在 400-600mV 之间。

6.2 时序调试方法

利用 ILA 捕获 HSYNC、VSYNC 脉宽，验证是否与标准时序一致。眼图分析有助于评估信号质量，开口度应大于 200mV。

6.3 性能优化建议

• 时钟：优选 MMCM 以获得更低抖动。
• 布局：差分对尽量短且避开分割平面。
• 功耗：未使用的 OSERDES 应关闭时钟门控。

总结

本文系统介绍了 FPGA 实现 HDMI 输出的完整流程，涵盖协议理论、硬件设计、代码实现及调试技巧。从 1080p 起步，逐步扩展到 4K，关键在于理解时序细节与信号完整性。建议开发者先完成基础仿真，再结合 ILA 进行上板验证，遇到问题时按步骤排查时钟、时序及链路完整性。