FPGA 实现 MIPI 协议全解析与时序规范

LP 模式是 D-PHY 的默认上电模式，所有 MIPI 传输的「开始、结束、指令交互」均在 LP 模式完成，HS 模式仅用于纯数据传输。

✔ LP 模式电平定义

MIPI D-PHY 的 LP 模式为单端 CMOS 电平，所有差分对的两条线（如 CLK_P/CLK_N、DATA0_P/DATA0_N）同时作为单端信号使用，且两条线的电平状态强制绑定，定义如下：

• LP 逻辑 11：差分对的 P/N 端均为高电平（1.2V） → 空闲状态；
• LP 逻辑 00：差分对的 P/N 端均为低电平（0V） → 准备状态；
• LP 逻辑 01/10：差分对的 P/N 端电平相反 → 模式切换触发码（LP 转 HS、HS 转 LP 的唯一触发信号）；

关键：LP 模式下，差分对不会出现差分摆幅，两条线电平始终一致（除了切换瞬间），这是区分 LP 和 HS 的核心标志。

✔ LP 模式核心时序（无速率要求，仅电平 + 状态约束）

• 上电后所有 Lane 默认进入 LP-11 空闲状态；
• 发送控制指令（如 CSI-2 的帧同步、行同步）时，Lane 在 LP-11 和 LP-00 之间切换；
• 所有模式切换的前提：必须先进入 LP-00 状态，再发送 01/10 切换码，无时间要求，电平正确即可。

2. HS 模式（高速模式）时序规范

HS 模式是 MIPI 传输有效数据的核心模式，FPGA 的高速数据处理、串并转换、时钟同步均针对该模式，所有高速时序参数均为 FPGA 设计的硬性指标，也是 MIPI 时序的重点。

✔ HS 模式电平定义

HS 模式为低压差分信号（LVDS），差分对的 P/N 端电平做反向摆幅，摆幅大小为 100mV~300mV（典型 200mV），无绝对高低电平，靠「P-N 的电平差」表示逻辑：

• 差分正：P > N → 逻辑 1；
• 差分负：P < N → 逻辑 0；

关键：HS 模式下，时钟 Lane 和数据 Lane 均为差分信号，且所有 Lane 的差分阻抗必须严格匹配 100Ω（PCB 设计核心要求），否则会出现信号反射，导致时序错乱。

✔ HS 模式核心时序（重中之重，带关键参数）

HS 模式的核心是「DDR 双边沿采样」+「时钟与数据的相位对齐」，所有 MIPI 的高速数据传输均基于该规则，FPGA 的物理层设计全部围绕该时序展开：

• 举例：时钟 Lane 的差分时钟频率为 500MHz → 单 lane 的传输速率=500MHz × 2 = 1Gbps；时钟频率 1GHz → 速率 2Gbps，以此类推。
• 这是 FPGA 实现 MIPI 的核心逻辑：FPGA 必须做双边沿采样的串并转换，将高速串行的差分数据，转换成并行的低速数据供后续处理。

2. 时钟与数据的相位关系（关键时序约束） MIPI D-PHY 规定：HS 模式下，数据 Lane 的差分信号，相对于时钟 Lane 的差分信号，存在固定的相位偏移（±0.1UI），UI=1/速率（比如 1Gbps 的 UI=1ns）。
   • 时钟 Lane 的差分时钟是源同步时钟：数据和时钟由同一端发出（摄像头/显示屏），FPGA 作为接收端，直接用该时钟采样数据即可，无需额外的时钟恢复（极大降低 FPGA 实现难度）；
   • 核心要求：FPGA 的采样逻辑必须保证时钟的上升沿和下降沿都能稳定采样到数据，无建立/保持时间违例。
   • 包头：固定的同步码 0x78（串行比特流），用于 FPGA 做位同步、帧同步，识别数据包开始；
   • 数据段：有效业务数据（CSI-2 的图像数据、DSI 的显示数据），长度可变；
   • 包尾：固定的结束码，用于识别数据包结束；

HS 模式的数据包时序结构 HS 模式下，所有数据均以「HS 数据包」为单位传输，无零散数据，时序结构固定（FPGA 解串的核心依据）：

同步码 0x78 是 FPGA 的关键识别标志：FPGA 在 HS 模式下，只要检测到该同步码，就判定为有效数据包开始，后续开始采样数据。

DDR（Double Data Rate）双边沿采样规则：

MIPI 的核心高速传输机制：时钟 Lane 的差分时钟，在上升沿和下降沿都对数据 Lane 的差分数据进行采样，即 1 个时钟周期传输 2bit 数据。

3. LP ↔ HS 模式切换时序（必遵，最易出问题）

MIPI 的 LP 和 HS 模式切换是强制时序，所有 HS 模式的高速数据传输，必须经过「LP→HS」的切换流程；传输结束后，必须经过「HS→LP」的切换流程，无切换流程的 HS 传输是无效的，也是 FPGA 调试中最易踩坑的点，切换时序错误=MIPI 无数据/数据错乱。

✔ ① LP → HS 切换时序（发送数据前，固定流程，无例外）

所有 Lane（时钟 + 所有数据）严格同步执行，时序步骤固定，缺一不可，顺序不能乱：

1. 初始状态：所有 Lane 处于 LP-11 空闲状态；
2. 第一步：所有 Lane 同时从 LP-11 变为 LP-00 状态，保持 T_PREP（≥10ns）时间 → 准备切换；
3. 第二步：所有 Lane 同时从 LP-00 变为 LP-01 状态，保持 T_TRAIL（≥6ns）时间 → 发送切换触发码；
4. 第三步：所有 Lane 同时切换为 HS 差分模式，时钟 Lane 发出差分时钟，数据 Lane 发出同步码 0x78，进入 HS 高速传输；

核心要求：所有 Lane 的切换必须严格同步，若时钟和数据 Lane 切换有延迟，FPGA 将无法识别 HS 数据，这是 FPGA+MIPI 调试的高频问题。

✔ ② HS → LP 切换时序（数据传输后，固定流程，无例外）

同样所有 Lane 严格同步执行，时序步骤固定：

1. 结束状态：HS 模式数据传输完成，数据 Lane 发送结束码；
2. 第一步：所有 Lane 同时从 HS 差分模式变为 LP-10 状态，保持 T_TRAIL（≥6ns）时间 → 发送切换触发码；
3. 第二步：所有 Lane 同时从 LP-10 变为 LP-00 状态，保持 T_SETTLE（≥10ns）时间 → 稳定切换状态；
4. 第三步：所有 Lane 同时恢复为 LP-11 空闲状态，等待下一次传输；

✅ 第二部分：MIPI CSI-2/DSI 协议层时序规范

协议层时序是基于物理层时序的逻辑时序，FPGA 实现的是「物理层接收/发送高速数据后，对协议层的数据包进行解析/组包」，协议层无硬件电平时序，只有数据包结构时序 + 传输逻辑时序，是 FPGA 的核心逻辑开发点，CSI-2 和 DSI 的协议层时序 90% 相同，仅业务逻辑有差异。

核心前提：CSI-2/DSI 的传输单元

协议层的所有数据，均以「数据包（Packet）」为单位，通过物理层的 HS 模式传输，LP 模式仅传输「控制指令 + 同步信号」，协议层的核心时序就是数据包的结构时序。 所有 MIPI 协议层数据包的结构完全固定，FPGA 解析/组包的逻辑完全基于该结构，无例外：

[ 包头 (Header) ] + [ 有效载荷 (Payload) ] + [ 校验 (Checksum) ] 

1. 包头（固定 4Byte）：核心是「数据类型 + 数据长度 + 虚拟通道号」，FPGA 通过包头识别数据类型（比如是图像的帧同步、行同步、像素数据），是协议层解析的核心；
2. 有效载荷：业务数据，CSI-2 是摄像头的像素数据（RAW8/RAW10/RGB565/YUV422），DSI 是显示屏的显示数据，长度由包头指定；
3. 校验位（1Byte）：用于校验数据包是否传输错误，FPGA 可选择校验或跳过；

1. MIPI CSI-2 协议层核心时序（FPGA 采集摄像头，重点）

CSI-2 是摄像头→FPGA 的单向传输，协议层时序围绕「图像的帧同步、行同步」展开，这是 FPGA 采集图像的核心逻辑，时序严格遵循「帧结构时序」：

• 图像传输的整体时序：帧开始 (FS) → 多行有效数据 → 帧结束 (FE)
• 单帧内的行时序：行开始 (LS) → 该行像素数据 → 行结束 (LE)

关键：FS/FE/LS/LE 这些同步信号，均通过 LP 模式传输；每行的像素数据，通过 HS 模式传输，LP 和 HS 交替进行，FPGA 通过识别 LP 的同步信号，完成图像的帧、行对齐。

CSI-2 的核心传输时序流程（FPGA 采集完整流程）：

1. FPGA 上电后，通过 I2C 配置摄像头（输出分辨率、数据格式、MIPI 速率、lane 数）；
2. 摄像头配置完成后，所有 Lane 进入 LP-11 空闲状态；
3. 摄像头发送 LP 模式的帧开始 (FS) 指令 → FPGA 识别：开始接收一帧图像；
4. 摄像头发送 LP 模式的行开始 (LS) 指令 → 立即触发「LP→HS」切换，通过 HS 模式传输该行的所有像素数据；
5. 该行像素数据传输完成后，摄像头触发「HS→LP」切换，发送 LP 模式的行结束 (LE) 指令；
6. 重复步骤 4-5，传输完一帧的所有行；
7. 摄像头发送 LP 模式的帧结束 (FE) 指令 → FPGA 识别：一帧图像采集完成；

以上就是 FPGA 采集 MIPI 摄像头的完整时序逻辑，FPGA 的协议层代码就是解析该流程，提取有效像素数据。

2. MIPI DSI 协议层核心时序（FPGA 驱动显示屏，次重点）

DSI 是 FPGA→显示屏的单向传输，协议层时序和 CSI-2 几乎一致，仅传输方向相反，核心时序流程为：

1. FPGA 通过 I2C 配置显示屏（分辨率、显示格式、MIPI 速率）；
2. FPGA 发送 LP 模式的帧开始指令 → 显示屏准备接收一帧图像；
3. FPGA 发送 LP 模式的行开始指令 → 触发 LP→HS 切换，通过 HS 模式传输该行像素数据；
4. 行数据传输完成 → HS→LP 切换，发送行结束指令；
5. 重复传输所有行后，发送帧结束指令；

核心差异：DSI 支持「视频模式」和「命令模式」，视频模式和 CSI-2 完全一致，命令模式是 FPGA 通过 LP 模式向显示屏发送控制指令（如亮度调节、休眠），无需 HS 传输。

三、FPGA 完整实现 MIPI 协议的两种主流方案（从易到难，工程首选）

FPGA 实现 MIPI 协议，本质是实现「物理层 (D-PHY) + 协议层 (CSI-2/DSI)」的双层逻辑，物理层是实现难点，协议层是逻辑重点。 根据 FPGA 的硬件资源不同，分为两种主流实现方案，99% 的工程场景均采用这两种方案，优先级明确，从易到难排序，也是行业内的标准选型思路：

核心结论先行：能选方案一，绝不选方案二！方案一开发效率高、稳定性强、无需调时序，是 FPGA 实现 MIPI 的首选。

✅ 方案一：FPGA「硬核 D-PHY IP + 软核 CSI-2/DSI 协议层」实现（工程首选，推荐指数★★★★★）

1. 方案适用场景

Xilinx/Intel 的中高端 FPGA 均集成了硬核 MIPI D-PHY IP 核（硬件电路实现），比如：

• Xilinx：Zynq-7000、Zynq UltraScale+、Artix-7/Kintex-7 高端型号；
• Intel：Cyclone 10 GX、Agilex、Arria 10；

这类 FPGA 的硬核 D-PHY 是厂家预制的硬件电路，完美适配 MIPI D-PHY 的所有物理层时序、电平、DDR 采样规则，无需 FPGA 工程师编写任何物理层代码，是实现 MIPI 的最优解。

2. 方案核心架构（分层实现，职责清晰）

FPGA 内部逻辑划分为 3 个模块，模块化开发，无耦合，极易调试，也是工业级项目的标准架构：

外部设备 (摄像头/屏) → FPGA 差分引脚 → 硬核 D-PHY IP 核 → 软核 CSI-2/DSI 协议层 → FPGA 业务逻辑 (图像缓存/处理/显示)

✔ 模块 1：硬核 MIPI D-PHY IP 核（物理层，厂家预制，无需开发）

• 核心功能：硬件实现所有物理层逻辑 → 差分信号接收/发送、LP/HS 模式自动切换、DDR 双边沿采样、串并转换、位同步/帧同步；
• 输入：FPGA 的差分引脚（对接摄像头/屏的 MIPI 差分对）；
• 输出：并行的低速数据（如 16bit/32bit）+ 并行时钟，速率通常为 100~200MHz，FPGA 的普通逻辑资源即可轻松处理；

关键优势：硬核 IP 核的物理层时序由厂家做了极致优化，无任何时序问题，无需做时序约束，彻底规避了物理层的实现难点，这是该方案的核心价值。

✔ 模块 2：软核 CSI-2/DSI 协议层（FPGA 工程师开发核心，纯 Verilog 逻辑）

• 核心功能：解析/组包协议层数据包 → 接收硬核 IP 核的并行数据，解析包头的「数据类型、长度」，提取有效像素数据；或根据业务逻辑，组包成 MIPI 协议的数据包，送入硬核 IP 核；
• 开发难度：★★☆☆☆，协议层逻辑是纯组合逻辑 + 时序逻辑，无硬件依赖，只需按照 MIPI 协议的数据包结构编写解析代码即可，有固定的代码框架，极易复用；
• 核心逻辑点：识别帧同步/行同步指令、提取像素数据、校验数据包、帧缓存对齐（如存入 FIFO/BRAM）。

✔ 模块 3：FPGA 业务逻辑（按需开发）

• 核心功能：处理解析后的图像数据，比如图像缩放、格式转换（RAW→RGB）、存入 DDR 缓存、HDMI/VGA 显示输出等，无 MIPI 相关逻辑，纯业务开发。

3. 方案优势（绝对首选的核心原因）

1. 开发效率极高：物理层无需开发，仅需编写协议层的几百行 Verilog 代码，1~2 周即可完成 MIPI 的完整实现；
2. 稳定性拉满：硬核 IP 核无时序问题，协议层逻辑简单，几乎无调试难点，项目成功率 100%；
3. 速率支持高：硬核 D-PHY 可轻松支持 4Gbps/lane 的高速率，满足 4K 图像传输需求；
4. 资源占用低：硬核 IP 核不占用 FPGA 的 LUT/寄存器资源，仅协议层占用少量逻辑资源。

✅ 方案二：FPGA「纯软核全逻辑实现」MIPI（无硬核 FPGA 的备选，推荐指数★★★☆☆）

1. 方案适用场景

FPGA 无硬核 D-PHY IP 核（比如 Xilinx Artix-7 低端型号、Intel Cyclone IV/V、国产低成本 FPGA），需要完全通过 Verilog 代码，在 FPGA 的普通逻辑资源上实现 MIPI 的物理层 + 协议层，这是 FPGA 实现 MIPI 的「纯软核方案」。

2. 方案核心架构

外部设备 → FPGA 差分引脚 → 软核 D-PHY 物理层 (纯 Verilog) → 软核 CSI-2/DSI 协议层 → 业务逻辑

唯一的差异是：物理层的所有逻辑均由 FPGA 工程师编写 Verilog 代码实现，协议层和方案一完全相同。

3. 软核实现物理层的核心逻辑（难点集中区）

纯软核实现 MIPI 的所有难点都在物理层，也是 FPGA 工程师的核心技术点，物理层的 Verilog 代码需要实现以下核心功能，严格遵循 MIPI 的物理层时序：

✔ ① 差分信号的电平转换

FPGA 的普通引脚是单端 CMOS 电平，无法直接处理差分信号，解决方案有 2 种：

• 硬件方案（首选）：在 FPGA 外部添加差分转单端芯片（如 SN75LVDS83、MAX9286），将 MIPI 的差分信号转为单端信号，送入 FPGA；
• 逻辑方案：FPGA 的差分引脚配置为「差分输入缓冲器」，通过 Verilog 代码读取 P/N 端的电平，计算差分逻辑。

✔ ② LP 模式的状态识别与切换

通过 Verilog 代码检测差分对的电平状态（LP-11/00/01/10），实现 LP 模式的空闲、准备、切换逻辑，严格遵循 LP↔HS 的切换时序。

✔ ③ HS 模式的 DDR 双边沿采样与串并转换（核心难点）

这是纯软核实现的核心技术点，也是最易出问题的点，必须严格实现：

1. 时钟恢复：FPGA 用高速时钟（如 200MHz）对差分时钟信号进行采样，恢复出源同步时钟；
2. 双边沿采样：在恢复的时钟上升沿和下降沿，分别对数据信号进行采样，得到 2bit 数据；
3. 串并转换：将采样得到的串行 bit 流，通过移位寄存器转换为并行数据（如 8bit/16bit），降低速率供后续处理；

难点：需要精准的时序约束，保证双边沿采样的建立/保持时间，否则会出现采样错误，导致数据错乱。

4. 方案优缺点

✅ 优点：无 FPGA 硬件限制，所有 FPGA 均可实现，成本低； ❌ 缺点：

1. 开发难度大：物理层代码编写复杂，时序约束难度高，调试周期长（通常 1~2 个月）；
2. 稳定性差：软核实现的物理层受 FPGA 时序、资源影响，容易出现采样错误，高速率下（≥2Gbps）稳定性大幅下降；
3. 资源占用高：物理层的 DDR 采样、串并转换会占用大量的 LUT 和寄存器资源；
4. 速率受限：纯软核通常仅能支持≤1.5Gbps/lane 的速率，无法满足高清图像传输需求。

四、FPGA 实现 MIPI 的工程开发关键要点（避坑指南，必看）

1. 硬件 PCB 设计是前提（MIPI 成败的核心，比 FPGA 逻辑更重要）

MIPI 是高速差分协议，PCB 设计的好坏直接决定 MIPI 能否正常工作，逻辑写的再好，PCB 设计错误，必然无数据/数据错乱，核心 PCB 规范：

✅ 所有 MIPI 差分对必须做 100Ω 差分阻抗匹配，且阻抗偏差≤±5Ω； ✅ 差分对的两条线必须等长走线，长度差≤5mil，避免信号时延导致的相位差； ✅ 时钟 Lane 和数据 Lane 尽量远离，避免串扰； ✅ MIPI 差分线尽量走内层，减少 EMI 辐射和外部干扰；

2. 软件配置是关键

FPGA 实现 MIPI 前，必须通过 I2C 总线配置外部设备（摄像头/显示屏），配置的参数直接决定 MIPI 是否能正常传输，核心配置项：

✅ MIPI 的 lane 数（1/2/4）； ✅ HS 模式的传输速率； ✅ 图像的分辨率、数据格式（RAW8/RAW10/RGB565）； ✅ 帧同步/行同步的模式；

关键：配置参数必须和 FPGA 的逻辑设计一致（比如 FPGA 设计的是 2lane，摄像头必须配置为 2lane），否则必然无数据。

3. 调试优先级：先硬件→再物理层→最后协议层

FPGA+MIPI 的调试遵循固定优先级，切勿一上来就看协议层数据，按以下顺序排查，效率极高：

1. 硬件排查：用示波器测量 MIPI 差分对的电平，确认有 LP/HS 模式切换，HS 模式有差分摆幅；
2. 物理层排查：用 ILA 抓取 FPGA 内部的并行数据，确认有稳定的同步码 0x78，说明物理层采样正常；
3. 协议层排查：抓取协议层的数据包，确认能识别帧同步/行同步，提取到有效像素数据；

4. 常见问题与解决方案（高频踩坑点）

1. 现象：FPGA 无任何 MIPI 数据 → 大概率是 LP→HS 切换时序不同步，或摄像头未配置成功；
2. 现象：有数据但乱码 → 大概率是 DDR 双边沿采样时序错误，或差分阻抗不匹配；
3. 现象：图像有撕裂/错位 → 大概率是帧同步/行同步指令未识别，或像素数据缓存对齐错误；
4. 现象：高速率下数据错误，低速率正常 → 大概率是 PCB 阻抗不匹配，或软核物理层的时序约束不足。

五、总结

1. MIPI 协议核心总结

• MIPI 的核心是「D-PHY 物理层+CSI-2/DSI 协议层」，物理层是硬件时序，协议层是逻辑数据包；
• 物理层的核心是 LP/HS 双模切换+DDR 双边沿采样，所有时序均为硬性标准；
• 协议层的核心是帧同步/行同步的数据包结构，CSI-2 采集图像、DSI 驱动显示屏的逻辑几乎一致。

2. FPGA 实现 MIPI 核心总结

1. 首选方案：硬核 D-PHY IP + 软核协议层，开发快、稳定性高，是工业级项目的标准选择；
2. 备选方案：纯软核实现，适合无硬核的低成本 FPGA，难点在物理层的 DDR 采样和时序约束；
3. 硬件 PCB 设计是前提，I2C 配置是关键，调试需按「硬件→物理层→协议层」的顺序排查。

MIPI 协议是 FPGA 工程师必须掌握的高速接口协议之一，其实现的核心不是复杂的逻辑，而是对时序的严格遵循和对硬件的深刻理解，掌握本文的内容，即可轻松实现 FPGA 的 MIPI 采集/显示功能。