FPGA实现UART串口通信（原理+完整代码实例，新手可直接复用） UART串口通信是FPGA入门阶段最经典、最实用的异步通信案例，无论是FPGA与单片机、电脑的交互，还是项目中的简单数据传输，UART都能发挥作用。将从核心原理、关键参数（重点讲波特率）、Verilog完整代码，到仿真/硬件验证，一步步拆解，新手看完也能快速上手，代码可直接适配Altera、Xilinx等主流FPGA开发板。…
UART串口通信是FPGA入门阶段最经典、最实用的异步通信案例，无论是FPGA与单片机、电脑的交互，还是项目中的简单数据传输，UART都能发挥作用。本文将从核心原理、关键参数（重点讲波特率）、Verilog完整代码，到仿真/硬件验证，一步步拆解，新手看完也能快速上手，代码可直接适配Altera、Xilinx等主流FPGA开发板。
UART（通用异步收发传输器），核心关键词是'异步'——无需专门的时钟同步线，收发双方只需约定好相同的通信参数，就能实现数据的可靠传输。不同于SPI、I2C的同步通信，UART的优势的是接线简单（仅需TX发送线、RX接收线，共地即可），成本低、实用性强。
UART的通信稳定性，完全依赖于收发双方参数一致，其中最关键的5个参数如下，新手建议先掌握默认配置：
很多新手第一次接触UART，都会被'波特率'搞懵，其实一句话就能看懂，结合实例拆解更易理解：
波特率（Baud Rate）的本质是：串口通信中每秒传输的二进制位数（bit/s），单位是bps（bits per second）。简单来说，它就是串口传输'0'和'1'这些电信号的'速度'，和我们下载文件的'1MB/s'逻辑一致，只是单位不同（一个是bit，一个是Byte）。
结合我们常用的波特率和UART帧结构（10位/字节），举两个最常见的例子：
很明显，波特率越高，通信速度越快，但同时对FPGA的时钟精度、硬件接线的抗干扰能力要求也越高。新手入门建议先从9600波特率开始，稳定性最好，不易出错。
前面说过，UART是'异步通信'，没有专门的时钟线来同步收发双方的节奏，那怎么保证接收端能正确识别发送端的数据呢？答案就是'约定波特率'。
重点提醒：收发两端的波特率必须完全一致，否则会出现'采样错位'，最终解析出错误的数据。比如发送端用9600波特率，接收端用4800波特率，接收端采样的时间会越来越偏，传过来的'0101'可能会被解析成'0011'，导致通信失败。
FPGA的系统时钟通常是固定的（比如50MHz、100MHz），而波特率是我们约定的（比如9600），如何用FPGA的高频时钟，模拟出波特率对应的'bit时间'？核心就是'时钟分频'。
分频系数计算公式：分频系数 = 系统时钟频率 ÷ 波特率
举例（后续代码用的就是这个配置）：系统时钟=50MHz，波特率=9600，那么分频系数=50_000_000 ÷ 9600≈5208。也就是说，FPGA每计数5208个系统时钟脉冲，就对应UART的1个bit位，这样就能精准匹配波特率的速度。
波特率是标准化的参数，实际项目中不要随意自定义（比如设为10000），否则容易出现兼容性问题，常用的标准化波特率如下，新手优先掌握9600和115200：
| 常用波特率
|
每个bit的时间（近似值）
|
每秒传输字节数（10位/字节）
| | --- | --- | --- | |
9600
|
104μs
|
960
| |
19200
|
52μs
|
1920
| |
38400
|
26μs
|
3840
| |
115200
|
8.68μs
|
11520
|
FPGA实现UART通信，不需要复杂的IP核（新手建议手写代码，理解更透彻），核心只需要两个模块，再加上一个顶层模块整合，就能完成完整的收发功能：
核心逻辑总结：用时钟分频生成波特率节拍，用状态机控制UART帧结构的收发，用寄存器缓存数据和状态，实现并行与串行数据的转换。
以下代码基于「50MHz系统时钟、9600波特率、8位数据位、1位停止位、无校验」的默认配置，包含发送模块、接收模块、顶层模块，注释详细，新手能看懂每一行的作用，下载到FPGA开发板后，配合串口助手就能快速验证通信功能。
功能：接收FPGA内部的8位并行数据，当检测到'发送使能'信号后，按照UART帧结构，将并行数据转换成串行数据，通过tx_pin引脚发送出去，发送完成后给出'发送完成'标志。
module uart_tx #( parameter CLK_FREQ = 50_000_000, // 系统时钟频率（50MHz） parameter BAUD_RATE = 9600 // 约定波特率（9600） ) ( input clk, // 系统时钟（输入） input rst_n, // 低电平复位（输入，复位时停止发送） input [7:0] tx_data, // 待发送的8位并行数据（输入） input tx_en, // 发送使能（输入，高电平有效，触发发送） output reg tx_done, // 发送完成标志（输出，高电平表示发送结束） output reg tx_pin // UART发送引脚（输出，串行数据） ); // 计算波特率分频系数（核心：用系统时钟分频匹配波特率） localparam BAUD_DIV = CLK_FREQ / BAUD_RATE; // 50_000_000 / 9600 ≈ 5208 localparam BAUD_DIV_BIT = $clog2(BAUD_DIV); // 计算分频系数所需的寄存器位数 // 内部寄存器定义 reg [BAUD_DIV_BIT-1:0] baud_cnt; // 波特率计数器（计数到BAUD_DIV，对应1个bit） reg [3:0] bit_cnt; // 数据位计数器（0-9：起始位+8位数据+停止位） reg [7:0] tx_data_reg; // 数据缓存寄存器（缓存待发送数据，防止发送中数据变化） reg tx_state; // 发送状态寄存器（0：空闲，1：发送中） // 状态机逻辑（核心：控制UART帧结构的发送顺序） always @(posedge clk or negedge rst_n) begin if(!rst_n) begin // 复位状态：所有寄存器清零，tx_pin置高（空闲状态） tx_state <= 1'b0; baud_cnt <= 0; bit_cnt <= 0; tx_pin <= 1'b1; // UART空闲时，TX引脚为高电平 tx_done <= 1'b0; tx_data_reg <= 8'd0; end else begin tx_done <= 1'b0; // 默认清零发送完成标志（避免持续高电平） case(tx_state) 1'b0: begin // 空闲状态：等待发送使能信号 tx_pin<= 1'b1; // 空闲时保持高电平 if(tx_en) begin // 检测到发送使能，开始发送 tx_state <= 1'b1; // 切换到发送状态 tx_data_reg <= tx_data; // 缓存待发送数据 baud_cnt <= 0; // 波特率计数器清零 bit_cnt <= 0; // 数据位计数器清零 end end 1'b1: begin // 发送状态：按照帧结构发送数据 baud_cnt <= baud_cnt + 1'b1; // 波特率计数器累加 if(baud_cnt == BAUD_DIV - 1) begin // 计数到分频系数，完成1个bit的传输时间 baud_cnt <= 0; // 波特率计数器清零，准备下一个bit bit_cnt <= bit_cnt + 1'b1; // 数据位计数器累加 // 根据计数器值，发送对应位的数据 case(bit_cnt) 4'd0: tx_pin <= 1'b0; // 发送起始位（低电平0） 4'd1: tx_pin <= tx_data_reg[0]; // 发送第0位（最低位，UART默认低位先行） 4'd2: tx_pin <= tx_data_reg[1]; 4'd3: tx_pin <= tx_data_reg[2]; 4'd4: tx_pin <= tx_data_reg[3]; 4'd5: tx_pin <= tx_data_reg[4]; 4'd6: tx_pin <= tx_data_reg[5]; 4'd7: tx_pin <= tx_data_reg[6]; 4'd8: tx_pin <= tx_data_reg[7]; // 发送第7位（最高位） 4'd9: tx_pin <= 1'b1; // 发送停止位（高电平1） default: begin // 计数超出范围，发送完成 tx_state <= 1'b0; // 切换回空闲状态 tx_done <= 1'b1; // 置位发送完成标志 end endcase end end endcase end end endmodule
功能：通过rx_pin引脚接收外部的UART串行数据，按照约定的波特率和帧结构，将串行数据转换成8位并行数据，接收完成后给出'接收完成'标志，同时输出并行数据供FPGA内部使用。
关键优化：对rx_pin引脚打两拍（消抖+同步），解决外部异步信号的亚稳态问题；在每个bit的中间位置采样，提高采样准确性，避免边沿干扰。
module uart_rx #( parameter CLK_FREQ = 50_000_000, // 系统时钟频率（50MHz） parameter BAUD_RATE = 9600 // 约定波特率（9600） ) ( input clk, // 系统时钟（输入） input rst_n, // 低电平复位（输入，复位时停止接收） input rx_pin, // UART接收引脚（输入，串行数据） output reg [7:0] rx_data, // 接收完成的8位并行数据（输出） output reg rx_done // 接收完成标志（输出，高电平表示接收有效） ); // 波特率相关参数计算 localparam BAUD_DIV = CLK_FREQ / BAUD_RATE; // 分频系数，50_000_000 / 9600 ≈ 5208 localparam BAUD_DIV_BIT = $clog2(BAUD_DIV); // 分频系数所需寄存器位数 localparam BAUD_MID = BAUD_DIV / 2; // 采样点（每个bit的中间位置，提高采样准确性） // 内部寄存器定义 reg [BAUD_DIV_BIT-1:0] baud_cnt; // 波特率计数器 reg [3:0] bit_cnt; // 数据位计数器（0-9：起始位+8位数据+停止位） reg rx_state; // 接收状态寄存器（0：空闲，1：接收中） reg rx_pin_reg1, rx_pin_reg2; // 输入引脚打两拍（同步+消抖，解决亚稳态） wire rx_pin_sync; // 同步后的RX引脚信号（消除亚稳态后的信号） // 引脚同步逻辑（解决外部异步信号的亚稳态问题，FPGA设计必加） always @(posedge clk or negedge rst_n) begin if(!rst_n) begin rx_pin_reg1 <= 1'b1; rx_pin_reg2 <= 1'b1; end else begin rx_pin_reg1 <= rx_pin; // 第一拍缓存 rx_pin_reg2 <= rx_pin_reg1; // 第二拍缓存，输出同步后的信号 end end assign rx_pin_sync = rx_pin_reg2; // 同步后的RX信号，用于后续采样 // 状态机逻辑（核心：控制UART帧结构的接收和采样） always @(posedge clk or negedge rst_n) begin if(!rst_n) begin // 复位状态：所有寄存器清零 rx_state <= 1'b0; baud_cnt <= 0; bit_cnt <= 0; rx_data <= 8'd0; rx_done <= 1'b0; end else begin rx_done <= 1'b0; // 默认清零接收完成标志 case(rx_state) 1'b0: begin // 空闲状态：等待起始位（低电平0） baud_cnt <= 0; bit_cnt <= 0; if(rx_pin_sync == 1'b0) begin // 检测到起始位，开始接收 rx_state <= 1'b1; // 切换到接收状态 end end 1'b1: begin // 接收状态：采样串行数据，转换为并行数据 baud_cnt <= baud_cnt + 1'b1; // 波特率计数器累加 if(baud_cnt == BAUD_DIV - 1) begin // 计数到分频系数，完成1个bit的接收时间 baud_cnt<= 0; // 波特率计数器清零 bit_cnt <= bit_cnt + 1'b1; // 数据位计数器累加 end // 在每个bit的中间位置采样（重点优化，提高采样准确性） if(baud_cnt == BAUD_MID - 1) begin case(bit_cnt) 4'd0: ; // 起始位，不采样（仅用于同步） 4'd1: rx_data[0] <= rx_pin_sync; // 采样第0位（最低位） 4'd2: rx_data[1] <= rx_pin_sync; 4'd3: rx_data[2] <= rx_pin_sync; 4'd4: rx_data[3] <= rx_pin_sync; 4'd5: rx_data[4] <= rx_pin_sync; 4'd6: rx_data[5] <= rx_pin_sync; 4'd7: rx_data[6] <= rx_pin_sync; 4'd8: rx_data[7] <= rx_pin_sync; // 采样第7位（最高位） 4'd9: begin // 停止位，判断接收是否有效 rx_state <= 1'b0; // 切换回空闲状态 if(rx_pin_sync == 1'b1) begin // 停止位为高电平，说明接收有效 rx_done <= 1'b1; // 置位接收完成标志 end end endcase end end endcase end end endmodule
功能：将发送模块（uart_tx）和接收模块（uart_rx）例化，统一所有接口，方便下载到FPGA开发板使用。顶层模块的接口可直接对应FPGA的引脚（时钟、复位、TX/RX引脚等），无需修改内部逻辑，仅需根据开发板修改引脚约束即可。
module uart_top #( parameter CLK_FREQ = 50_000_000, // 系统时钟频率（50MHz） parameter BAUD_RATE = 9600 // 约定波特率（9600） ) ( input clk, // 系统时钟（输入，50MHz） input rst_n, // 低电平复位（输入，建议接FPGA的复位按键） input rx_pin, // UART_RX引脚（输入，接CH340的TX引脚） output tx_pin, // UART_TX引脚（输出，接CH340的RX引脚） input [7:0] tx_data_in, // 外部输入待发送数据（输入，可接拨码开关、按键等） input tx_en_in, // 外部发送使能（输入，可接按键，按下触发发送） output tx_done_out,// 发送完成输出（输出，可接LED，提示发送完成） output [7:0] rx_data_out,// 接收数据输出（输出，可接LED、数码管，显示接收数据） output rx_done_out // 接收完成输出（输出，可接LED，提示接收完成） ); // 例化发送模块（将发送模块接入顶层，连接对应接口） uart_tx #( .CLK_FREQ(CLK_FREQ), .BAUD_RATE(BAUD_RATE) ) uart_tx_inst ( .clk(clk), .rst_n(rst_n), .tx_data(tx_data_in), .tx_en(tx_en_in), .tx_done(tx_done_out), .tx_pin(tx_pin) ); // 例化接收模块（将接收模块接入顶层，连接对应接口） uart_rx #( .CLK_FREQ(CLK_FREQ), .BAUD_RATE(BAUD_RATE) ) uart_rx_inst ( .clk(clk), .rst_n(rst_n), .rx_pin(rx_pin), .rx_data(rx_data_out), .rx_done(rx_done_out) ); endmodule
代码写好后，不能直接下载到FPGA，需要先仿真验证逻辑正确性，再进行硬件验证，两步都很简单，新手跟着做就能完成。
仿真的目的是验证：发送模块能正确输出UART帧结构，接收模块能正确解析串行数据，核心步骤如下（以ModelSim为例）：
小技巧：仿真时重点观察'波特率计数器'和'数据位计数器'，确保计数节奏正确，采样位置在每个bit的中间。
硬件验证需要准备：FPGA开发板（任意型号均可）、CH340 USB转TTL模块（实现电脑与FPGA的UART通信）、杜邦线、串口助手（SSCOM、SecureCRT均可），步骤如下：
本文完整讲解了FPGA实现UART串口通信的核心原理（重点解析波特率）、完整Verilog代码实例，以及仿真/硬件验证方法，新手按照步骤操作，就能快速实现FPGA与电脑的UART通信，代码可直接复用在实际项目中。
核心总结：FPGA实现UART的关键，是'时钟分频'（匹配波特率）和'状态机'（控制帧结构），再加上简单的同步、采样优化，就能保证通信稳定。
扩展建议（进阶学习）：
如果在调试过程中遇到问题，可留言讨论，后续会补充测试激励（testbench）代码，帮助新手快速完成仿真验证。
微信公众号「极客日志」，在微信中扫描左侧二维码关注。展示文案：极客日志 zeeklog
解析常见 curl 参数并生成 fetch、axios、PHP curl 或 Python requests 示例代码。 在线工具，curl 转代码在线工具，online
将字符串编码和解码为其 Base64 格式表示形式即可。 在线工具，Base64 字符串编码/解码在线工具，online
将字符串、文件或图像转换为其 Base64 表示形式。 在线工具，Base64 文件转换器在线工具，online
将 Markdown（GFM）转为 HTML 片段，浏览器内 marked 解析；与 HTML 转 Markdown 互为补充。 在线工具，Markdown 转 HTML在线工具，online
将 HTML 片段转为 GitHub Flavored Markdown，支持标题、列表、链接、代码块与表格等；浏览器内处理，可链接预填。 在线工具，HTML 转 Markdown在线工具，online
通过删除不必要的空白来缩小和压缩JSON。 在线工具，JSON 压缩在线工具，online
