FPGA 实现 UART 串口通信详解

• 做法：在波特率计数的中间点读取一次 rx_pin。
• 进阶做法 (过采样)：为提高抗噪能力，例如使用 16 倍波特率的时钟去采样，在中间连续采 3 次，取众数（多数表决）。

B. 跨时钟域 (CDC)

• 外部进来的 rx 信号是异步的，与 FPGA 的 sys_clk 无关。
• 必须使用'打两拍'处理，否则状态机会因为亚稳态而跑飞。

C. 波特率误差

• 公式：DIV_CNT = CLK_FREQ / BAUD_RATE。
• 如果系统时钟是 50MHz，波特率 115200：
  • 50,000,000 / 115200 ≈ 434.02。
  • 取整 434，误差非常小，可以忽略。
• 但如果时钟频率很奇葩，导致除不尽，累积误差可能会导致这一帧的最后一位采样偏移出界。一般来说，累积误差控制在 5% 以内都能正常通信。

Verilog 代码

为了保证代码的鲁棒性，我们将设计分为三个部分：

• UART_RX (接收模块)：关键在于跨时钟域处理（打两拍）和中心对齐采样或者过采样，防止亚稳态和噪声干扰。
• UART_TX (发送模块)：相对简单，主要是状态机控制时序。
• Top_Loopback (顶层回环)：用于板级验证，接收什么就发送什么。

接收模块（uart_rx）

核心设计：加入了输入两级寄存器同步（消除亚稳态）和比特中心采样逻辑。

module uart_rx #( parameter CLK_FREQ = 50_000_000, // 系统时钟频率 parameter BAUD_RATE = 115200 // 目标波特率 )( input wire clk, input wire rst_n, input wire rx_pin, // 异步串口输入 output reg [7:0] rx_data, // 接收到的数据 output reg rx_done // 接收完成脉冲 ); // 计算分频计数最大值 localparam CNT_MAX = CLK_FREQ / BAUD_RATE; localparam CNT_MID = CNT_MAX / 2; // 采样点（波特率中心） // 状态定义 localparam IDLE = 0; localparam START = 1; localparam DATA = 2; localparam STOP = 3; reg [1:0] state; reg [31:0] clk_cnt; reg [2:0] bit_cnt; // 消除亚稳态：对异步信号 rx_pin 打两拍 reg rx_d1, rx_d2; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin rx_d1 <= 1'b1; rx_d2 <= 1'b1; end else begin rx_d1 <= rx_pin; rx_d2 <= rx_d1; end end // 下降沿检测（用于检测起始位） wire rx_negedge = rx_d2 & (~rx_d1); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; clk_cnt <= 0; bit_cnt <= 0; rx_data <= 0; rx_done <= 0; end else begin rx_done <= 0; // 默认拉低 case (state) IDLE: begin if (rx_negedge) begin // 检测到起始位下降沿 state <= START; clk_cnt <= 0; end end START: begin if (clk_cnt == CNT_MID) begin // 在起始位中间再次确认电平 if (rx_d2 == 1'b0) begin clk_cnt <= 0; state <= DATA; end else begin state <= IDLE; // 误触发，或者是毛刺 end end else begin clk_cnt <= clk_cnt + 1; end end DATA: begin if (clk_cnt == CNT_MAX - 1) begin clk_cnt <= 0; rx_data[bit_cnt] <= rx_d2; // 移位接收 if (bit_cnt == 7) begin bit_cnt <= 0; state <= STOP; end else begin bit_cnt <= bit_cnt + 1; end end else begin clk_cnt <= clk_cnt + 1; end end STOP: begin if (clk_cnt == CNT_MAX - 1) begin state <= IDLE; clk_cnt <= 0; rx_done <= 1'b1; // 接收完成，产生一个脉冲 end else begin clk_cnt <= clk_cnt + 1; end end default: state <= IDLE; endcase end end endmodule

发送模块（uart_tx）

核心设计：加入了输入两级寄存器同步（消除亚稳态）和比特中心采样逻辑。

module uart_tx #( parameter CLK_FREQ = 50_000_000, parameter BAUD_RATE = 115200 )( input wire clk, input wire rst_n, input wire tx_start, // 发送使能信号 input wire [7:0] tx_data, // 待发送数据 output reg tx_pin, // 串口发送引脚 output reg tx_busy // 忙信号 ); localparam CNT_MAX = CLK_FREQ / BAUD_RATE; localparam IDLE = 0; localparam START = 1; localparam DATA = 2; localparam STOP = 3; reg [1:0] state; reg [31:0] clk_cnt; reg [2:0] bit_cnt; reg [7:0] data_reg; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; tx_pin <= 1'b1; // 空闲时为高 tx_busy <= 1'b0; clk_cnt <= 0; bit_cnt <= 0; data_reg <= 0; end else begin case (state) IDLE: begin tx_pin <= 1'b1; if (tx_start) begin state <= START; data_reg <= tx_data; tx_busy <= 1'b1; clk_cnt <= 0; end else begin tx_busy <= 1'b0; end end START: begin // 发送起始位 0 tx_pin <= 1'b0; if (clk_cnt == CNT_MAX - 1) begin clk_cnt <= 0; state <= DATA; end else begin clk_cnt <= clk_cnt + 1; end end DATA: begin // 发送 8 位数据（LSB first） tx_pin <= data_reg[bit_cnt]; if (clk_cnt == CNT_MAX - 1) begin clk_cnt <= 0; if (bit_cnt == 7) begin bit_cnt <= 0; state <= STOP; end else begin bit_cnt <= bit_cnt + 1; end end else begin clk_cnt <= clk_cnt + 1; end end STOP: begin // 发送停止位 1 tx_pin <= 1'b1; if (clk_cnt == CNT_MAX - 1) begin clk_cnt <= 0; state <= IDLE; tx_busy <= 1'b0; // 释放忙信号 end else begin clk_cnt <= clk_cnt + 1; end end default: state <= IDLE; endcase end end endmodule

顶层模块（uart_top）

核心设计：将 RX 的 rx_done 直接作为 TX 的 tx_start，实现'收到什么发回什么'的回环测试功能，这是验证串口最快的方法。

module uart_loopback_top( input wire clk, // 连接到 PL 时钟 ( 50MHz) input wire rst_n, // 复位信号 input wire uart_rx, output wire uart_tx ); // 参数定义 parameter CLK_FREQ = 50_000_000; parameter BAUD_RATE = 115200; wire [7:0] rx_data; wire rx_done; wire tx_busy; // 实例化 RX uart_rx #( .CLK_FREQ(CLK_FREQ), .BAUD_RATE(BAUD_RATE) ) u_rx ( .clk(clk), .rst_n(rst_n), .rx_pin(uart_rx), .rx_data(rx_data), .rx_done(rx_done) ); // 实例化 TX // 当接收完成 (rx_done) 且发送不忙时，启动发送 uart_tx #( .CLK_FREQ(CLK_FREQ), .BAUD_RATE(BAUD_RATE) ) u_tx ( .clk(clk), .rst_n(rst_n), .tx_start(rx_done), .tx_data(rx_data), .tx_pin(uart_tx), .tx_busy(tx_busy) ); endmodule

引脚约束（XDC）

create_clock -period 20.000 -name sys_clk [get_ports clk]
set_property -dict {PACKAGE_PIN U18 IOSTANDARD LVCMOS33} [get_ports clk]
set_property -dict {PACKAGE_PIN N16 IOSTANDARD LVCMOS33} [get_ports rst_n]
set_property -dict {PACKAGE_PIN T19 IOSTANDARD LVCMOS33} [get_ports uart_rx]
set_property -dict {PACKAGE_PIN J15 IOSTANDARD LVCMOS33} [get_ports uart_tx]
set_property SLEW SLOW [get_ports uart_tx]

对时钟信号、复位信号、uart 输入输出信号进行引脚及电平绑定，同时对时钟信号进行时序约束。Slew Rate 是压摆率控制输出引脚电平变化的'陡峭程度'，通常默认就是 SLOW，可用可不用。

上板验证

板卡：正点原子启明星 ZYNQ7020
软件：Vivado2019.2
串口助手：XCOM

步骤与结果验证：

1. 参数配置：启动串口调试终端，设置波特率为 115200，8 位数据位，1 位停止位，无校验模式，并打开串口。
2. 数据收发：在发送缓冲区输入指令'ABCD'等回环测试数据并发送。
3. 结果判定：接收缓冲区显示的数据与发送数据一致（参见上图）。此现象表明串口数据环回功能运行正常，链路通信可靠。