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FPGA 实现 UART 串口通信详解

FPGA 中 UART 串口通信的实现原理与 Verilog 代码设计。内容涵盖串口通信的核心概念（并行与串行）、逻辑层面的异步协议与数据帧格式、物理层的电平标准（TTL/RS232/RS485）以及 FPGA 实现中的关键细节（采样策略、跨时钟域处理、波特率误差）。提供了完整的接收模块、发送模块及顶层回环测试的 Verilog 代码示例，包含引脚约束说明及上板验证步骤，帮助开发者快速搭建可靠的串口通信链路。

星落发布于 2026/4/5更新于 2026/4/131 浏览

FPGA 实现 UART 串口通信详解

一、串口通信介绍

1.1、核心概念

并行通信 (Parallel)：像高速公路，8 车道同时跑 8 辆车。速度快，但占用引脚多，且在长距离传输时容易出现'时钟偏差（Skew）'导致数据错位。

串行通信 (Serial)：像单行道，车必须一辆接一辆地排队走。引脚少，成本低，且现代高速串行技术（如 PCIE, SATA）通过差分信号解决了速度问题。

我们常说的'串口'通常特指 UART (Universal Asynchronous Receiver/Transmitter，通用异步收发传输器)。

1.2、逻辑层面

UART 是一种异步通信协议。

异步 (Asynchronous)：发送方和接收方之间没有公共的时钟线（不像 SPI 或 I2C 有 CLK 线）。
约定：双方必须提前约定好相同的波特率 (Baud Rate)，否则就像两个人语速不同，无法交流。

数据帧格式 (Frame Format)

FPGA 的状态机就是根据这个时序图来写的：

空闲位 (Idle)：默认高电平（1）。
起始位 (Start Bit)：拉低 1 个周期。告诉接收方：'注意，我要开始说话了！'（这是我们在 Verilog 里检测下降沿的原因）。
数据位 (Data Bits)：通常是 8 位（1 Byte），LSB (低位) 先发。
校验位 (Parity)：可选（奇/偶/无）。用于简单的检错，但在工业应用中常被 CRC 取代。
停止位 (Stop Bit)：拉高 1 或 2 个周期。表示一帧结束，并为空闲状态做准备。

1.3、物理层

FPGA 产生的信号只是逻辑上的 0 和 1（TTL 电平），要传输出去，需要穿上不同的'外衣'（电气标准），也就是 PCB 板上的芯片。

标准	传输方式	电平特征	典型距离	拓扑	典型应用
TTL	单端	0~5V	<30cm	点对点	芯片间通信
RS232	单端	±5~±12V	<15m	点对点	老式 PC，工控机
RS485	差分	A-B 电压差	<1200m	多点/总线	PLC、电表
RS422	差分	4 线全双工	<1200m	点对多	较少见，类 485

注意：

RS-232 是负逻辑（-12V 是逻辑 1），但 MAX3232 芯片会自动帮你翻转，你在 FPGA 里只需按正逻辑写。
RS-485 是抗干扰之王，因为它看的是两根线的压差，外界的共模噪声会被抵消。

1.4、FPGA 实现

在设计代码时应特别关注以下影响设计稳定性的细节：

A. 采样策略 (Sampling)

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module uart_rx #( parameter CLK_FREQ = 50_000_000, // 系统时钟频率 parameter BAUD_RATE = 115200 // 目标波特率 )( input wire clk, input wire rst_n, input wire rx_pin, // 异步串口输入 output reg [7:0] rx_data, // 接收到的数据 output reg rx_done // 接收完成脉冲 ); // 计算分频计数最大值 localparam CNT_MAX = CLK_FREQ / BAUD_RATE; localparam CNT_MID = CNT_MAX / 2; // 采样点（波特率中心） // 状态定义 localparam IDLE = 0; localparam START = 1; localparam DATA = 2; localparam STOP = 3; reg [1:0] state; reg [31:0] clk_cnt; reg [2:0] bit_cnt; // 消除亚稳态：对异步信号 rx_pin 打两拍 reg rx_d1, rx_d2; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin rx_d1 <= 1'b1; rx_d2 <= 1'b1; end else begin rx_d1 <= rx_pin; rx_d2 <= rx_d1; end end // 下降沿检测（用于检测起始位） wire rx_negedge = rx_d2 & (~rx_d1); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; clk_cnt <= 0; bit_cnt <= 0; rx_data <= 0; rx_done <= 0; end else begin rx_done <= 0; // 默认拉低 case (state) IDLE: begin if (rx_negedge) begin // 检测到起始位下降沿 state <= START; clk_cnt <= 0; end end START: begin if (clk_cnt == CNT_MID) begin // 在起始位中间再次确认电平 if (rx_d2 == 1'b0) begin clk_cnt <= 0; state <= DATA; end else begin state <= IDLE; // 误触发，或者是毛刺 end end else begin clk_cnt <= clk_cnt + 1; end end DATA: begin if (clk_cnt == CNT_MAX - 1) begin clk_cnt <= 0; rx_data[bit_cnt] <= rx_d2; // 移位接收 if (bit_cnt == 7) begin bit_cnt <= 0; state <= STOP; end else begin bit_cnt <= bit_cnt + 1; end end else begin clk_cnt <= clk_cnt + 1; end end STOP: begin if (clk_cnt == CNT_MAX - 1) begin state <= IDLE; clk_cnt <= 0; rx_done <= 1'b1; // 接收完成，产生一个脉冲 end else begin clk_cnt <= clk_cnt + 1; end end default: state <= IDLE; endcase end end endmodule

module uart_tx #( parameter CLK_FREQ = 50_000_000, parameter BAUD_RATE = 115200 )( input wire clk, input wire rst_n, input wire tx_start, // 发送使能信号 input wire [7:0] tx_data, // 待发送数据 output reg tx_pin, // 串口发送引脚 output reg tx_busy // 忙信号 ); localparam CNT_MAX = CLK_FREQ / BAUD_RATE; localparam IDLE = 0; localparam START = 1; localparam DATA = 2; localparam STOP = 3; reg [1:0] state; reg [31:0] clk_cnt; reg [2:0] bit_cnt; reg [7:0] data_reg; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; tx_pin <= 1'b1; // 空闲时为高 tx_busy <= 1'b0; clk_cnt <= 0; bit_cnt <= 0; data_reg <= 0; end else begin case (state) IDLE: begin tx_pin <= 1'b1; if (tx_start) begin state <= START; data_reg <= tx_data; tx_busy <= 1'b1; clk_cnt <= 0; end else begin tx_busy <= 1'b0; end end START: begin // 发送起始位 0 tx_pin <= 1'b0; if (clk_cnt == CNT_MAX - 1) begin clk_cnt <= 0; state <= DATA; end else begin clk_cnt <= clk_cnt + 1; end end DATA: begin // 发送 8 位数据（LSB first） tx_pin <= data_reg[bit_cnt]; if (clk_cnt == CNT_MAX - 1) begin clk_cnt <= 0; if (bit_cnt == 7) begin bit_cnt <= 0; state <= STOP; end else begin bit_cnt <= bit_cnt + 1; end end else begin clk_cnt <= clk_cnt + 1; end end STOP: begin // 发送停止位 1 tx_pin <= 1'b1; if (clk_cnt == CNT_MAX - 1) begin clk_cnt <= 0; state <= IDLE; tx_busy <= 1'b0; // 释放忙信号 end else begin clk_cnt <= clk_cnt + 1; end end default: state <= IDLE; endcase end end endmodule

module uart_loopback_top( input wire clk, // 连接到 PL 时钟 ( 50MHz) input wire rst_n, // 复位信号 input wire uart_rx, output wire uart_tx ); // 参数定义 parameter CLK_FREQ = 50_000_000; parameter BAUD_RATE = 115200; wire [7:0] rx_data; wire rx_done; wire tx_busy; // 实例化 RX uart_rx #( .CLK_FREQ(CLK_FREQ), .BAUD_RATE(BAUD_RATE) ) u_rx ( .clk(clk), .rst_n(rst_n), .rx_pin(uart_rx), .rx_data(rx_data), .rx_done(rx_done) ); // 实例化 TX // 当接收完成 (rx_done) 且发送不忙时，启动发送 uart_tx #( .CLK_FREQ(CLK_FREQ), .BAUD_RATE(BAUD_RATE) ) u_tx ( .clk(clk), .rst_n(rst_n), .tx_start(rx_done), .tx_data(rx_data), .tx_pin(uart_tx), .tx_busy(tx_busy) ); endmodule

create_clock -period 20.000 -name sys_clk [get_ports clk]
set_property -dict {PACKAGE_PIN U18 IOSTANDARD LVCMOS33} [get_ports clk]
set_property -dict {PACKAGE_PIN N16 IOSTANDARD LVCMOS33} [get_ports rst_n]
set_property -dict {PACKAGE_PIN T19 IOSTANDARD LVCMOS33} [get_ports uart_rx]
set_property -dict {PACKAGE_PIN J15 IOSTANDARD LVCMOS33} [get_ports uart_tx]
set_property SLEW SLOW [get_ports uart_tx]