FPGA 入门实战：Quartus II 环境配置与 LED 点亮

[图片]

接下来是器件选择，补充解释：

1. Family：器件族，即使用的哪类芯片，在 FPGA 板芯片上有介绍。本文使用的是 Cyclone IV E 系列芯片。
2. Package：封装类型。本文选的是 Any QFP 封装。
   • 板载 CPU 型号为 EP4CE10E22C8N，拆解如下：
   • a) EP4CE：产品系列，即 Family 中选择的 Cyclone IV 系列 E 型。
   • b) 10：10k 个逻辑单元。
   • c) E：EQFP 类型封装，归类在 QFP 大类下，故 Package 选择 Any QFP。
   • d) 22：Pin count 中的引脚数量，即 144 个。
   • e) C：工作温度，0-85°。
   • f) 8：速度等级（Speed grade）。
   • g) N：工艺标识，无铅工艺。

看完上述内容，应懂得如何读取 FPGA 芯片型号，同时工程配置已完成。Available devices 不做详细解说。在新建工程中的配置一定要和芯片严格对应，否则影响后续编译结果。

[图片]

[图片]

（3）炒菜（编写代码）

看完食谱备好食材后，开始写代码。在 Notepad++ 中，于 rtl 文件夹下新建一个名为 led.v 的文本文件：

[图片]

回想第一步中对 quartus_prj 文件夹的介绍：'quartus_prj 作为工程中枢.....向下访问 rtl 获取硬件代码'。编写完代码后，需让 quartus_prj 访问提取使用。回到 Quartus 软件，将编写的代码（led.v 文本文件）添加到工程中，这样 quartus_prj 就可以访问 rtl 获取硬件代码了。具体步骤参考官方文档。至此，炒菜部分完成。

（4）品尝（编译与仿真）

菜炒好以后，要对代码进行编译和仿真。任务栏（Task）功能如下：

• Start Project：工程初始化，包含新建工程、选择芯片型号、添加源文件等。
• Create Design：设计输入与文件管理的核心入口，可新建或打开代码文件。
• Assign Constraints：导入约束文件、进行引脚分配等。
• Compile Design：负责代码语法检查、布局布线、生成下载文件、时序分析等。
• Verify Design：工程收尾操作，负责打包整个工程，归档并导出工程数据库。

[图片]

查看 RTL 视图，即将代码转换成硬件电路：

[图片]

可以看出，RTL 视图与 Visio 软件中设计的 LED 电路一致，且代码编译没有问题。之后进行仿真测试。RTL 视图将代码综合成硬件电路，但无法知道电路输入输出的状态，因此需要跑仿真证明代码逻辑在实际运行中正确。

输出网表的概念：把代码翻译成 FPGA 能读懂的硬件电路。'输出网表的语言格式'是 Verilog，'输出网表的时间单位'是仿真时的时间单位。

[图片]

得到仿真波形后，对比 Visio 中绘制的波形图，完全一致。RTL 视图和 Modelsim 的仿真，无论是硬件电路还是输入输出波形都与初始设计高度吻合，'品尝'这一步已完成。

（5）装盘（引脚分配）

仿真无误后，分配引脚，即具体看按键 SW1 和 LED1 在电路板上的哪些引脚。因为 EP4CE10E22C8N 型芯片是把 key_in 和 led_out 分配到 IOBANK_3 里面，因此引脚配置如下：

• key_in @ IOBANK_3
• led_out @ IOBANK_3

[图片]

最后提醒，分配引脚时一定参考手册或者原理图，不然轻则工程无法实现，重则芯片烧毁。至此，已装盘，后续步骤参考官方文档。