FPGA 入门教程：基于 Altera EP4CE10 点亮 LED

（2）配置工程 在 Quartus 中新建工程，放入 quartus_prj 文件夹：

器件选择说明：

1. Family 是器件族，本例使用 Cyclone IV E 系列芯片；
2. Package 是封装类型，本例选 Any QFP 封装。

芯片型号 EP4CE10E22C8N 拆解： a) EP4CE 为产品系列，对应 Cyclone IV 系列 E 型； b) 10 代表 10k 个逻辑单元； c) E 代表 EQFP 类型封装，归类在 QFP 大类下； d) 22 对应 Pin count 中的引脚数量，即 144 个； e) C 对应工作温度 0-85°； f) 8 对应速度等级； g) N 代表无铅工艺。

工程配置必须与 CPU 严格对应，否则影响编译结果。

（3）编写代码 在 rtl 文件夹下新建 led.v 文本文件，使用编辑器打开编写 Verilog 代码。编写完成后需将代码添加到 Quartus 工程中，以便工程访问提取硬件代码。

（4）编译与仿真 查看任务栏（Task）功能： a) Start Project：工程初始化，包含新建工程、选择芯片型号、添加源文件等； b) Create Design：设计输入与文件管理核心入口； c) Assign Constraints：导入约束文件、进行引脚分配； d) Compile Design：负责代码语法检查、布局布线、生成下载文件、时序分析； e) Verify Design：工程收尾操作，负责打包归档。

RTL 视图将代码转换成硬件电路，需与 Visio 设计的电路一致。编译无误后进行仿真测试，对比 RTL 视图与 Modelsim 仿真波形，验证代码逻辑在实际运行中的正确性。

输出网表是将代码翻译成 FPGA 能读懂的硬件电路，'输出网表的语言格式'为 Verilog，'时间单位'为仿真时的时间单位。

仿真波形

（5）引脚分配 仿真无误后，分配具体引脚。EP4CE10E22C8N 芯片将 key_in 和 led_out 分配到 IOBANK_3 内，配置如下： key_in @ IOBANK_3 led_out @ IOBANK_3

注意：分配引脚时务必参考手册或原理图，以免工程无法实现或损坏芯片。后续步骤请参照官方文档执行。