基于 FPGA 的高速串行通信模块设计与验证

• CTLE（连续时间线性均衡）：提升高频增益；
• DFE（判决反馈均衡）：利用历史判决结果消除码间干扰（ISI）。

配合时钟数据恢复（CDR）电路，无需单独传输时钟线，即可从数据流中提取出精确时钟，实现无缝同步。

第四步：解串与数据还原

Deserializer 将高速 bit 流重新变为并行数据，再经解码、去扰、对齐处理后送入用户逻辑。如果是多 lane 系统（如 x4 JESD），还需完成各 lane 之间的skew 校正，确保数据相位一致。

整个过程高度依赖 FPGA 提供的专用 IP 核和原语支持，但底层机制必须清楚，否则调试起来寸步难行。

关键代码怎么写？给你一个可用的起点

下面是一个简化但真实的 Verilog 框架，基于 Xilinx Ultrascale+ GTH 收发器构建基础串行链路。虽然不能直接综合，但它展示了核心结构和配置思路。

module serial_link_top (
    input clk_100m,       // 系统参考时钟
    input rst_n,
    input [7:0] data_in,  // 待发送的 8 位数据
    output ser_out_p,     // 差分输出+
    output ser_out_n,     // 差分输出-
    input ser_in_p,       // 差分输入+
    input ser_in_n,       // 差分输入-
    output reg [7:0] data_out // 接收到的数据
);

// ---------------------------
// 差分输入缓冲（IBUFDS_GTE4）
// ---------------------------
wire rxp_in = ser_in_p;
wire rxn_in = ser_in_n;
IBUFDS_GTE4 #(
    .DIFF_TERM("TRUE"),      // 使能片内终端匹配
    .IBUF_LOW_PWR("HIGH"),   // 高性能模式
    .RX_MONITOR_MODE("REDUCED")
) ibufds_rx_inst (
    .O(rxp_int),             // 内部单端信号
    .OB(rxn_int),
    .I(rxp_in),
    .IB(rxn_in)
);

// ---------------------------
// GTXE4_CHANNEL 实例化
// ---------------------------
wire txoutclk, rxoutclk;
wire [7:0] tx_data_serial;
wire [7:0] rx_data_deser;

// 注意：实际项目应使用 Vivado IP Integrator 生成完整 GTXE4 配置
GTXE4_CHANNEL #(
    .TX_LINE_RATE("10.3125"),   // 设置线速率为 10.3125 Gbps
    .TX_DATA_WIDTH(8),          // 数据宽度 8 位
    .TX_INT_DATAWIDTH(1),       // 内部宽度=1（非复用）
    .RX_LINE_RATE("10.3125"),
    .RX_DATA_WIDTH(8),
    .RX_INT_DATAWIDTH(1),
    .CLK_COMMON_SWING_CFG(0),   // 共模电压设置
    .RX_DFE_KL_CFG0(16'h0001)   // 启用 DFE 第一阶段
) gtx_ch_inst (
    .TXP(ser_out_p),
    .TXN(ser_out_n),
    .RXP(rxp_int),
    .RXN(rxn_int),
    // 时钟输入
    .GTREFCLK0(clk_100m),
    .TXOUTCLK(txoutclk),
    .RXOUTCLK(rxoutclk),
    // 数据接口
    .TXDATA({data_in, 2'b00}),  // 扩展至 10 位适配编码
    .RXDATA(rx_data_deser),
    // 控制信号
    .TXRESET(1'b0),
    .RXRESET(1'b0),
    .TSTCLK0(1'b0)
);

// ---------------------------
// 跨时钟域处理：异步 FIFO 桥接
// ---------------------------
fifo_async_8x256 u_tx_fifo (
    .rst(!rst_n),
    .wr_clk(clk_100m),          // 写时钟：本地系统时钟
    .rd_clk(txoutclk),          // 读时钟：高速发送时钟
    .din(data_in),
    .wr_en(data_valid),
    .rd_en(!fifo_empty && !tx_busy),
    .dout(tx_data_serial),
    .full(fifo_full),
    .empty(fifo_empty)
);

// 输出寄存（避免组合路径过长）
always @(posedge txoutclk or negedge rst_n) begin
    if (!rst_n) data_out <= 8'h00;
    else data_out <= rx_data_deser;
end

endmodule

📌 重点说明几个坑点：

• IBUFDS_GTE4 的 .DIFF_TERM 必须打开，否则差分阻抗不匹配会导致信号反射；
• GTXE4_CHANNEL 参数极多，建议使用 Vivado IP 核向导生成模板，手动修改风险极高；
• TXDATA 输入若用于 8b/10b 编码，需扩展为 10 位；否则应在外部添加编码逻辑；
• 实际设计中，txoutclk 和 rxoutclk 通常要接入 BUFG_GT 进行全局时钟驱动。

跨时钟域不是小事！亚稳态真的会让你系统崩溃

在高速串行系统中，至少存在三个主要时钟域：

1. CPU 控制域（例如 100 MHz AXI 总线）
2. 发送侧用户时钟域（例如 625 MHz DDR，对应 5 Gbps 线速率）
3. 接收恢复时钟域（Recovered Clock，频率接近线速率/N）

当你把 CPU 写入的数据交给高速发送逻辑时，本质是在做慢速→快速跨时钟域传递。如果只是简单地用一个 reg 打一拍，极有可能落入亚稳态陷阱。

正确做法有哪些？

✔ 单比特控制信号 → 双触发器同步法

reg sync1, sync2;
always @(posedge fast_clk or negedge rst_n) begin
    if (!rst_n) {sync1, sync2} <= 2'b0;
    else {sync1, sync2} <= {ctrl_slow, sync1};
end

两级寄存器显著降低亚稳态传播概率（MTBF 大幅提升）。

✔ 多比特数据流 → 异步 FIFO

这是最常用也是最安全的方式。Xilinx 提供 FIFO Generator IP，可自动生成基于 Block RAM 的深度可配异步 FIFO。

fifo_generator_8x256 async_fifo (
    .rst(rst_async),
    .wr_clk(clk_sys),
    .rd_clk(clk_ser_tx),
    .din(data_cpu),
    .wr_en(cpu_wr),
    .rd_en(serializer_ready),
    .dout(data_to_ser),
    .full(fifo_full_to_cpu),
    .empty(fifo_empty_to_ser)
);

⚠️ 提醒：不要试图自己写异步 FIFO！指针同步、格雷码转换、满/空判断都有严格时序要求，IP 才是正道。

✔ 进阶防护：加上 CRC 校验

即便硬件同步做得再好，信道噪声仍可能导致误码。因此强烈建议在协议层加入 CRC 保护。

例如，在发送端添加 CRC-32 生成模块：

crc32_gen u_crc (
    .clk(wr_clk),
    .reset(rst),
    .data_in(data_byte),
    .data_valid(byte_valid),
    .crc_out(final_crc)
);

接收端对比计算 CRC 与接收到的 CRC 字段，一旦不匹配即上报错误或触发重传机制。

实际应用场景：高速 ADC 数据采集系统

设想这样一个典型架构：

[AD9208 ADC] --(JESD204B x4 lanes)--> [Kintex-7 FPGA] --(PCIe x4)--> Host PC

工作流程如下：

1. FPGA 加载 bitstream 后，通过 SPI 配置 AD9208 启用 JESD204B 模式；
2. AD9208 开始输出高速 serial 数据流，FPGA RX 端捕获 sync header 并建立帧同步；
3. 四路 lane 数据经解串、对齐、解扰后合并为连续样本流；
4. 数据写入 DDR3 缓存，达到阈值后启动 DMA 上传至上位机；
5. 上位机进行 FFT、滤波、目标检测等处理。

这类系统常见于雷达、医学成像、光谱分析仪中。

设计中必须注意的关键细节：

调试阶段务必使用示波器观察眼图质量，并借助误码仪（BERT）测试长期误码率（BER < 1e-12 为目标）。

如何验证你的设计是否靠谱？仿真 + 实测双保险

1. 功能仿真（ModelSim/QuestaSim）

使用 Testbench 注入激励，检查编码、同步、FIFO 行为是否符合预期。

initial begin
    data_in = 8'hAA;
    repeat (10) @(posedge clk_100m);
    data_in = 8'h55;
    // ...
end

重点关注：

• 发送端是否正确插入 comma 字符？
• 接收端能否在几毫秒内锁定帧同步？
• FIFO 是否有溢出或读空现象？

2. 静态时序分析（STA）

Vivado 会自动报告建立（setup）和保持（hold）违例。对于高速接口，一定要关闭 I/O 延迟约束并运行Physical Optimization。

❗ 特别提醒：GTX/GTH 收发器的时钟网络是独立的，普通时钟组设置对其无效，需使用 XDC 中的 create_clock -add 和 set_false_path 精准约束。

3. 板级实测手段

• 示波器抓差分眼图：观察幅度、抖动、眼高是否达标；
• 逻辑分析仪（ILA）在线调试：在 FPGA 内部插入探针，监控状态机跳转、FIFO 水位、CRC 错误标志；
• 误码仪测试：发送 PRBS 序列，统计误码数量，评估链路鲁棒性；
• 温度循环测试：高温（70°C）下长时间运行，检验稳定性。

结语：这条路还能走多远？

当前主流 FPGA 已支持单 lane 28–32 Gbps 速率，下一代 PAM4 技术和 Coherent SerDes 甚至突破 56 Gbps/lane。与此同时，协议也在演进——JESD204C 引入 64b/80b 编码和前向纠错（FEC），进一步提升效率与可靠性。

作为工程师，我们要做的不仅是调通 IP 核，更要理解背后的物理限制与权衡。比如：

• 什么时候该用 8b/10b 而不是 64b/66b？
• 预加重等级如何根据走线长度动态调整？
• 多 lane 系统中如何最小化 skew 影响？

这些问题没有标准答案，只有在一次次调试中积累的经验才最真实。