一个基于 FPGA（XC7A35T）和 AS6501 TDC 芯片的抖动测试系统。系统通过 SPI 接口控制芯片，利用 Block RAM 存储测量结果，并通过 UART 将数据批量传输至上位机。配套 Python 工具用于解析数据并计算 Jitter。核心功能包括自动测试序列、中断驱动测量及数据分析。
本项目实现了一个完整的 FPGA 系统，用于通过 SPI 接口控制和读取 AS6501 TDC 芯片。系统包括 SPI 主控模块、控制模块、测试序列器、Block RAM 结果存储、UART 批量传输模块和 Python 数据分析工具，支持完整的测试与分析流程：
上电命令→配置寄存器写入/回读验证→Init 命令启动测量→中断驱动的连续测量（默认 MAX_MEASUREMENTS 次）→结果存入 Block RAM→按键触发 UART 批量传输到上位机→Python 解析数据并计算 Jitter
MAX_MEASUREMENTS 次（默认 10000）后自动停止BTN[1] 按键触发，115200 baud，8 字节数据包格式INT_N: C13`0x30` = Power ON 命令`0x18` = Init 命令[0x80 + 地址][数据] (2 字节)[0x60 + 地址] ← [数据] (1 字节发送，1 字节接收)[0x40 + 地址] ← [数据] (1 字节发送，1 字节接收)fpga_a7_tdc_jitter_test_solution/
├── rtl/ # RTL 设计文件
│ ├── top_module.v # 顶层模块 (含中断同步器/BTN[1]边沿检测/RAM/UART)
│ ├── spi_master.v # SPI 主控模块
│ ├── spi_controller.v # SPI 控制器
│ ├── test_sequencer.v # 测试序列器 (16 状态，含 STOPPED 状态/测量计数)
│ ├── result_ram.v # 双端口 Block RAM (存储测量结果)
│ ├── uart_result_sender.v # UART 批量传输模块 (RAM→UART)
│ ├── uart_tx.v # UART 发送模块 (ALINX, 115200 baud)
│ ├── uart_rx.v # UART 接收模块 (ALINX, 115200 baud)
│ └── clk_divider.v # 时钟分频器 (50MHz→50kHz)
├── sim/ # 仿真文件
│ ├── as6501_model.v # AS6501 行为模型 (支持 always-low 中断)
│ ├── tb_top_module.v # 顶层测试平台 (10 次测量 + 批量 UART 验证)
│ └── tb_top_module.gtkw # GTKWave 波形配置
├── constraints/ # 约束文件
│ └── fpga_constraints.xdc # Vivado 约束文件 (含中断引脚 C13)
├── scripts/ # 脚本文件
│ ├── run_simulation.bat # Windows 仿真脚本
│ ├── run_simulation.sh # Linux/Mac 仿真脚本
│ ├── check_syntax.bat # 语法检查脚本
│ ├── create_vivado_project.tcl # 创建 Vivado 工程
│ ├── run_synthesis.tcl # 完整综合实现
│ ├── run_synthesis_only.tcl # 仅综合检查
│ ├── create_project.bat # 创建工程批处理
│ ├── run_vivado_synthesis.bat # 完整构建批处理
│ ├── run_vivado_synth_only.bat # 仅综合批处理
│ └── open_vivado_gui.bat # 打开 Vivado GUI
├── plans/ # 设计规划文件
│ ├── AS6501_SPI_Plan # SPI 通信设计规范
│ └── AS6501_LVDS_Plan # LVDS 通信计划 (未来阶段)
├── guides/ # 指南文档
│ ├── QUICKSTART.md # 快速开始指南
│ ├── DEBUG_METHODS.md # 调试方法总结
│ ├── debug_guide_ila.md # ILA 调试指南
│ └── clock_generation_guide.md # 时钟生成指南
├── parse_tdc_data.py # Python 数据解析与 Jitter 分析工具
├── TDC_RAW_Data.txt # TDC 原始 UART 数据 (hex 字节)
├── TDC_RAW_Data_parsed.csv # 解析后的 CSV 数据
├── TDC_RAW_Data_jitter_analysis.png # Jitter 分析图表 (6 子图)
├── README.md # 本文件
├── CHANGELOG.md # 版本更新日志
└── filelist.txt # 文件清单
控制流：
按键触发 → Test Sequencer → SPI Controller → SPI Master → AS6501 芯片 ← 状态反馈 ← 数据返回 ← SPI 应答 ←
主要信号接口：
| 接口 | 信号 | 方向 | 说明 |
|---|---|---|---|
| Test ↔ Controller | req, rw, addr, wdata | → | 请求控制信号 |
| rdata, ready, valid | ← | 响应数据和状态 | |
| Controller ↔ Master | start, rw, addr, din | → | SPI 事务启动 |
| dout, busy, done | ← | SPI 事务状态 | |
| Master ↔ AS6501 | SCLK, MOSI, CS | → | SPI 主控信号 |
| MISO | ← | SPI 从机数据 | |
| AS6501 → FPGA | INT_N | ← | 中断信号 (低电平=测量完成) |
| Test → RAM | wr_en, wr_addr, wr_data | → | 测量结果写入 |
| RAM ↔ UART Sender | rd_addr / rd_data | ↔ | 批量读取传输 |
| UART Sender → TX | tx_data, tx_data_valid | → | UART 字节发送 |
| FPGA → PC | UART TX (G16) | → | 数据包传输 |
SPI 主控模块，实现 AS6501 专用 SPI 协议 (CPOL=0, CPHA=1)。
SPI 控制器模块，提供简化的用户接口。
测试序列器模块，执行自动测试序列（16 个状态）。
0x30)0x18) 启动 AS6501 测量MAX_MEASUREMENTS (默认 10000) 可通过顶层模块配置双端口 Block RAM 模块，存储测量结果。
{index_result[23:0], stop_result[23:0]}(* ram_style = "block" *) 属性确保 Vivado 推断为 Block RAMUART 批量传输模块，从 RAM 读取数据发送到上位机。
[0xAA] 帧头[index_b3][index_b2][index_b1] index_result 高→低字节[stop_b3][stop_b2][stop_b1] stop_result 高→低字节[0x55] 帧尾ALINX UART 收发模块。
顶层模块，集成所有子模块。
MAX_MEASUREMENTS (默认 10000)时钟分频器模块，生成 50kHz 时钟。
AS6501 TDC 芯片的行为模型，用于仿真。
本项目包含三个主要状态机，协同工作完成 SPI 通信和测试序列。
测试序列控制状态机，负责执行完整的 AS6501 测试流程。
状态定义：
IDLE (0) - 空闲状态，等待按键触发
POWER_CMD (1) - 发送 Power ON 命令 (0x30)
WAIT_POWER (2) - 等待 Power ON 命令完成
WRITE_CFG (3) - 写配置寄存器 (地址 0-16，共 17 个)
WAIT_WRITE (4) - 等待写操作完成
READ_CFG (5) - 读配置寄存器 (地址 0-16，共 17 个)
WAIT_READ_CFG (6) - 等待读操作完成
VERIFY (7) - 验证读回数据与写入数据是否一致
INIT_CMD (8) - 发送 Init 命令 (0x18) 启动测量
WAIT_INIT (9) - 等待 Init 命令完成
WAIT_INT (10) - 等待 AS6501 中断 (低电平=测量完成)
READ_RESULT (11) - 读结果寄存器 8-13
WAIT_READ_RESULT (12) - 等待结果寄存器读取完成
COMBINE_RESULT (13) - 组合字节为 24 位结果，触发 RAM 写入
DONE (14) - 测量计数检查，未达 MAX 则继续，否则进 STOPPED
STOPPED (15) - 所有测量完成，等待 BTN[1]UART 传输
状态转换：
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