基于 FPGA 的时间数字转换器 (TDC) 抖动测试系统

项目结构

fpga_a7_tdc_jitter_test_solution/
├── rtl/ # RTL 设计文件
│   ├── top_module.v # 顶层模块 (含中断同步器/BTN[1]边沿检测/RAM/UART)
│   ├── spi_master.v # SPI 主控模块
│   ├── spi_controller.v # SPI 控制器
│   ├── test_sequencer.v # 测试序列器 (16 状态，含 STOPPED 状态/测量计数)
│   ├── result_ram.v # 双端口 Block RAM (存储测量结果)
│   ├── uart_result_sender.v # UART 批量传输模块 (RAM→UART)
│   ├── uart_tx.v # UART 发送模块 (ALINX, 115200 baud)
│   ├── uart_rx.v # UART 接收模块 (ALINX, 115200 baud)
│   └── clk_divider.v # 时钟分频器 (50MHz→50kHz)
├── sim/ # 仿真文件
│   ├── as6501_model.v # AS6501 行为模型 (支持 always-low 中断)
│   ├── tb_top_module.v # 顶层测试平台 (10 次测量 + 批量 UART 验证)
│   └── tb_top_module.gtkw # GTKWave 波形配置
├── constraints/ # 约束文件
│   └── fpga_constraints.xdc # Vivado 约束文件 (含中断引脚 C13)
├── scripts/ # 脚本文件
│   ├── run_simulation.bat # Windows 仿真脚本
│   ├── run_simulation.sh # Linux/Mac 仿真脚本
│   ├── check_syntax.bat # 语法检查脚本
│   ├── create_vivado_project.tcl # 创建 Vivado 工程
│   ├── run_synthesis.tcl # 完整综合实现
│   ├── run_synthesis_only.tcl # 仅综合检查
│   ├── create_project.bat # 创建工程批处理
│   ├── run_vivado_synthesis.bat # 完整构建批处理
│   ├── run_vivado_synth_only.bat # 仅综合批处理
│   └── open_vivado_gui.bat # 打开 Vivado GUI
├── plans/ # 设计规划文件
│   ├── AS6501_SPI_Plan # SPI 通信设计规范
│   └── AS6501_LVDS_Plan # LVDS 通信计划 (未来阶段)
├── guides/ # 指南文档
│   ├── QUICKSTART.md # 快速开始指南
│   ├── DEBUG_METHODS.md # 调试方法总结
│   ├── debug_guide_ila.md # ILA 调试指南
│   └── clock_generation_guide.md # 时钟生成指南
├── parse_tdc_data.py # Python 数据解析与 Jitter 分析工具
├── TDC_RAW_Data.txt # TDC 原始 UART 数据 (hex 字节)
├── TDC_RAW_Data_parsed.csv # 解析后的 CSV 数据
├── TDC_RAW_Data_jitter_analysis.png # Jitter 分析图表 (6 子图)
├── README.md # 本文件
├── CHANGELOG.md # 版本更新日志
└── filelist.txt # 文件清单

系统架构

信号流向说明

控制流：

按键触发 → Test Sequencer → SPI Controller → SPI Master → AS6501 芯片 ← 状态反馈 ← 数据返回 ← SPI 应答 ← 

主要信号接口：

模块说明

1. spi_master.v

SPI 主控模块，实现 AS6501 专用 SPI 协议 (CPOL=0, CPHA=1)。

• 输入 50MHz 时钟，生成 12.5MHz SPI 时钟
• 支持 4 种命令类型：CMD_ONLY, CMD_WRITE, CMD_READ_RESULT, CMD_READ_CONFIG
• 可变长度传输：1 字节命令或 2 字节数据传输
• 自动处理命令和数据字节的发送/接收
• 提供忙碌和完成信号

2. spi_controller.v

SPI 控制器模块，提供简化的用户接口。

• 封装 SPI 主控模块
• 提供请求/应答接口
• 支持 AS6501 的 4 种命令类型
• 自动处理命令时序

3. test_sequencer.v

测试序列器模块，执行自动测试序列（16 个状态）。

• 发送 Power ON 命令 (0x30)
• 批量写配置寄存器 0-16（共 17 个寄存器）
  • 写入指定的配置值：0x11, 0x81, 0x1F, 0x40, 0x0D, 0x03, 0xC0, 0x53, 0xA1, 0x13, 0x00, 0x0A, 0xCC, 0xCC, 0xF1, 0xFD, 0x04
• 批量读配置寄存器 0-16 进行验证
• 自动比对读回数据与写入数据
• 发送 Init 命令 (0x18) 启动 AS6501 测量
• 等待 AS6501 中断信号（低电平有效）触发
• 读取结果寄存器 8-13（index_result 和 stop_result）
• 将结果寄存器组合为 24 位值：index_result[23:0]、stop_result[23:0]
• 测量计数 (meas_count)：每次测量完成后递增，用作 RAM 写地址
• 批量测量循环：DONE 状态检查计数，未达 MAX_MEASUREMENTS 则继续，达到后进入 STOPPED
• 电平触发中断：DONE 状态检查 int_n 电平，低电平直接进 READ_RESULT，高电平回 WAIT_INT
• STOPPED 状态 (4'd15)：所有测量完成，等待 BTN[1] 触发 UART 批量传输
• 参数 MAX_MEASUREMENTS (默认 10000) 可通过顶层模块配置
• 提供测试状态、验证结果和 meas_count/meas_stopped 输出

4. result_ram.v

双端口 Block RAM 模块，存储测量结果。

• 参数化深度（默认 10000 条）
• 数据宽度：48 位 {index_result[23:0], stop_result[23:0]}
• 写端口：test_sequencer 在 result_valid 脉冲时写入，meas_count 作为地址
• 读端口：uart_result_sender 按顺序读取，1 周期读取延迟
• 使用 (* ram_style = "block" *) 属性确保 Vivado 推断为 Block RAM
• BRAM 使用量：约 15-20 个（XC7A35T 共 50 个 Block RAM）

5. uart_result_sender.v

UART 批量传输模块，从 RAM 读取数据发送到上位机。

• 触发方式：send_start 脉冲（BTN[1] 按下且 meas_stopped 有效）
• 传输流程：顺序读取 RAM → 每条数据组成 8 字节数据包 → UART TX 发送
• 数据包格式（每条测量 8 字节）：
  • [0xAA] 帧头
  • [index_b3][index_b2][index_b1] index_result 高→低字节
  • [stop_b3][stop_b2][stop_b1] stop_result 高→低字节
  • [0x55] 帧尾
• 状态机：S_IDLE → S_LOAD → S_LATCH → S_WAIT_READY → S_SEND → S_WAIT_DONE
• RAM 读取延迟处理：S_LOAD 发出地址，S_LATCH 锁存数据（2 周期）
• 输出 busy 和 send_done 状态信号

6. uart_tx.v / uart_rx.v

ALINX UART 收发模块。

• 波特率：115200 baud
• 格式：8N1（8 数据位，无校验，1 停止位）
• uart_tx：data[7:0] + valid → ready 握手 → TX 引脚
• uart_rx：RX 引脚 → data[7:0] + valid + ready 握手
• 参数：CLK_FRE(MHz), BAUD_RATE

7. top_module.v

顶层模块，集成所有子模块。

• 参数 MAX_MEASUREMENTS (默认 10000)
• 连接 FPGA 引脚（SPI, UART, LED, BTN, INT_N）
• 实例化所有子模块（spi_master, spi_controller, test_sequencer, result_ram, uart_result_sender, uart_tx, uart_rx）
• 3 级中断同步器（亚稳态保护）
• BTN[1] 下降沿检测：btn1_pressed 信号，触发 UART 批量传输
• RAM 写入逻辑：ram_wr_en=result_valid, ram_wr_addr=meas_count, ram_wr_data={index_result, stop_result}
• UART 发送触发：uart_send_start = btn1_pressed & meas_stopped
• 复位同步器
• 提供 LED 状态指示
• 处理按键输入

8. clk_divider.v

时钟分频器模块，生成 50kHz 时钟。

• 输入 50MHz，输出 50kHz（1000 分频）
• 50% 占空比输出
• 用于 TDC_STOPA 信号生成

9. as6501_model.v (仿真)

AS6501 TDC 芯片的行为模型，用于仿真。

• 实现完整的 AS6501 SPI 协议
• 包含配置寄存器和结果寄存器（各 64 字节）
• 支持 Power ON 和 Init 命令
• 支持配置寄存器读写
• 支持结果寄存器读取
• 两种中断模式：
  • 正常模式 (INT_ALWAYS_LOW=0)：Init 后 50μs 拉低中断，结果读完释放
  • 始终低电平模式 (INT_ALWAYS_LOW=1)：中断拉低后不释放，每次结果读完自动更新数据
• 结果数据自动递增（每次测量后结果值 +1）
  • 初始值：index=24'hA1B2C3, stop=24'hD4E5F6
  • 第 N 次：index={A1+N, B2+N, C3+N}, stop={D4+N, E5+N, F6+N}
• 预初始化测试数据

状态机设计

本项目包含三个主要状态机，协同工作完成 SPI 通信和测试序列。

1. Test Sequencer 状态机 (test_sequencer.v)

测试序列控制状态机，负责执行完整的 AS6501 测试流程。

状态定义：

IDLE (0) - 空闲状态，等待按键触发
POWER_CMD (1) - 发送 Power ON 命令 (0x30)
WAIT_POWER (2) - 等待 Power ON 命令完成
WRITE_CFG (3) - 写配置寄存器 (地址 0-16，共 17 个)
WAIT_WRITE (4) - 等待写操作完成
READ_CFG (5) - 读配置寄存器 (地址 0-16，共 17 个)
WAIT_READ_CFG (6) - 等待读操作完成
VERIFY (7) - 验证读回数据与写入数据是否一致
INIT_CMD (8) - 发送 Init 命令 (0x18) 启动测量
WAIT_INIT (9) - 等待 Init 命令完成
WAIT_INT (10) - 等待 AS6501 中断 (低电平=测量完成)
READ_RESULT (11) - 读结果寄存器 8-13
WAIT_READ_RESULT (12) - 等待结果寄存器读取完成
COMBINE_RESULT (13) - 组合字节为 24 位结果，触发 RAM 写入
DONE (14) - 测量计数检查，未达 MAX 则继续，否则进 STOPPED
STOPPED (15) - 所有测量完成，等待 BTN[1]UART 传输

状态转换：