基于 FPGA 的数字频率计设计与实现

我们选用一颗 10 MHz 温补晶振（TCXO），日老化率优于±0.5 ppm（即每天误差不到 5 mHz）。把它接到 FPGA 的专用差分时钟引脚（如 CLK_N/P），然后调用内部 PLL 将其倍频至 100 MHz 或更高，作为系统主时钟。

PLL 做了哪些事？

举个例子：如果你用 100 MHz 主时钟去测量周期，最小时间分辨率为 10 ns。这意味着你能分辨出高达 100 MHz 等效频率的变化！这对低频信号的测周法至关重要。

设计建议：

• 使用 Xilinx IP Catalog 或 Intel Quartus MegaWizard 配置 PLL；
• 在约束文件（XDC/SDC）中明确声明输入时钟频率和抖动参数；
• 开启'Global Clock Buffer'选项，确保时钟走专用网络，避免偏斜。

第三步：两种测法，双剑合璧

现在我们有了干净的信号和精准的时间基准，下一步就是'数数'。但这里有个陷阱：单一方法无法覆盖全频段。

方法一：直接测频法（适合中高频）

原理很简单：打开一个已知宽度的'闸门'（比如 1 秒），统计这期间有多少个上升沿。

$$ f = \frac{N}{T} $$

若 $ T = 1,\text{s} $，则 $ N $ 的值就是频率（Hz）。简单粗暴，效率极高。

但在低频时问题来了：假设信号只有 10 Hz，1 秒内只来 10 个脉冲，分辨率仅为 0.1 Hz；若闸门缩短到 0.1 秒，更是只剩 1 个脉冲，误差高达 100%！

方法二：测周法（专治低频）

换个思路：我不数单位时间内的脉冲，而是精确测量一个周期有多长，然后取倒数。

$$ f = \frac{1}{t_{\text{period}}} $$

比如用 100 MHz 时钟测量周期，每个时钟周期 10 ns。若测得某信号周期为 100,000 个时钟，则实际时间为 1 ms，对应频率为 1 kHz。此时时间分辨率达 10 ns，相当于频率分辨率高达 0.01 Hz！

显然，测周法在低频段优势巨大。

自动切换策略：智能选模

那到底什么时候用哪种方法？我们可以让 FPGA 自己判断。

// 先进行一次粗测（例如 100ms 闸门）
wire [39:0] coarse_count;
wire use_period_measurement;
// 若粗测频率低于 1kHz，则启用测周法
assign use_period_measurement = (coarse_count < 40'd100);

这种'先探后精'的策略，既保证了响应速度，又实现了全频段高分辨率。

关键代码实现：不只是'写个计数器'

很多教程只教你怎么写一个计数器，但我们的真实系统远比那复杂。下面我们来看几个核心模块的 Verilog 实现技巧。

1. 安全的上升沿检测（防亚稳态）

任何异步信号进入 FPGA 都必须同步化，否则可能引发亚稳态，导致计数错误。

module edge_detector_safe (
    input clk,
    input reset_n,
    input signal_in,
    output rising_edge
);
    reg sig_d1, sig_d2;
    always @(posedge clk or negedge reset_n) begin
        if (!reset_n) begin
            sig_d1 <= 1'b0;
            sig_d2 <= 1'b0;
        end else begin
            sig_d1 <= signal_in; // 两级寄存器同步
            sig_d2 <= sig_d1;
        end
    end
    assign rising_edge = sig_d1 & ~sig_d2; // 上升沿标志
endmodule

这两级寄存器虽增加了一个周期延迟，却极大降低了亚稳态概率，值得！

2. 可配置闸门时间的计数器

module freq_counter (
    input clk,
    input reset_n,
    input gate_en, // 由 PLL 生成的精确闸门
    input sig_edge, // 来自 edge_detector 的上升沿
    output reg [39:0] count_val
);
    always @(posedge clk or negedge reset_n) begin
        if (!reset_n)
            count_val <= 40'd0;
        else if (gate_en && sig_edge)
            count_val <= count_val + 1'b1;
        else if (!gate_en)
            count_val <= 40'd0; // 闸门关闭即清零
    end
endmodule

注意：gate_en 必须严格对齐系统时钟边界，通常由计数器触发生成（如每 1 亿个 100 MHz 时钟产生一次 1 秒脉冲）。

3. 测周法实现（基于高速时钟打拍）

module period_meter (
    input clk_100m, // 100 MHz 主时钟
    input reset_n,
    input start_pulse, // 待测信号上升沿
    output reg [31:0] period_count,
    output done
);
    reg capture_en;
    always @(posedge clk_100m or negedge reset_n) begin
        if (!reset_n) begin
            capture_en <= 1'b0;
            period_count <= 32'd0;
        end else begin
            if (start_pulse) begin
                capture_en <= 1'b1; // 开始计时
                period_count <= 32'd0;
            end else if (capture_en) begin
                period_count <= period_count + 1'b1; // 持续累加
                // 当再次收到上升沿时停止（此处需外部逻辑配合）
            end
        end
    end
    assign done = (period_count != 0) && start_pulse; // 再次上升沿标志完成
endmodule

实际应用中，可用状态机控制完整的'启动 - 计时 - 锁存 - 输出'流程。

系统整合与优化：让性能与资源达成平衡

FPGA 不是无限资源池，尤其在低成本器件上（如 Cyclone IV 或 Spartan-7），我们需要精打细算。

资源优化技巧：

• 共享高速时钟：测频与测周共用同一个 PLL 输出，减少资源占用；
• 复用计数器：通过状态机切换功能，同一组寄存器既可用于闸门计时，也可用于周期测量；
• 按需开启模块：低频模式下关闭大位宽计数器，降低功耗；
• 使用分布式 RAM 代替 Block RAM 存储中间结果，节省 BRAM 资源。

功耗与 EMC 注意事项：

• 不使用的 I/O Bank 关闭供电；
• 高速信号线尽量短，走内层并加地屏蔽；
• 电源入口加π型滤波（LC+ 陶瓷电容组合）；
• 数字地与模拟地单点连接，避免环路干扰。

实战调试经验：那些手册不会告诉你的坑

❌ 问题 1：低频测量总是跳数

原因：参考时钟不稳定或电源噪声大。 解决：改用 OCXO 恒温晶振，或加强 LDO 滤波（推荐使用 TPS7A4700 这类超低噪声 LDO）。

❌ 问题 2：高频信号计数不准

原因：信号边沿不够陡，FPGA 未能可靠捕获。 解决：检查前端比较器供电是否干净，必要时提高迟滞电压。

❌ 问题 3：串口传输出现乱码

原因：数据未正确同步跨时钟域。 解决：使用异步 FIFO 桥接不同时钟域（如 100 MHz 系统时钟 ↔ 50 MHz UART 发送时钟）。

✅ 秘籍：加入自校准功能

留出一个测试点，定期注入已知频率的标准信号（如 1 PPS GPS 秒脉冲），自动修正系统偏差。这对于长期无人值守设备尤为重要。

它能用在哪？不止是实验室玩具

这套系统已经在多个项目中落地验证：

• 教学平台：高校电子类课程实验箱，学生可通过拨码开关切换测频/测周模式，直观理解原理；
• 无线监测终端：用于跟踪 LoRa 网关本地振荡器频率漂移，及时告警；
• 自动化产线测试仪：批量检测传感器输出频率一致性，替代昂贵台式仪器；
• 天文授时辅助设备：结合 GPS 模块，构建小型守时系统。

未来还可扩展：

• 加入 DDS 模块，实现激励 - 响应一体化测试；
• 引入 FFT 预处理，识别复杂调制信号中的载波频率；
• 结合 AI 模型，自动识别异常频率波动趋势。

最后的话

做一个能显示数字的频率计很容易，但要做一个真正可靠、精准、适应性强 的测量系统，背后涉及的是完整的工程思维：从前端模拟设计到数字逻辑架构，从时序约束到电磁兼容。

本文提供的不是'照抄就能用'的代码包，而是一套可迁移的设计方法论。你可以根据自己的 FPGA 型号、输入信号特性、测量需求灵活调整。

当你亲手调试通第一个 100 MHz 信号的那一刻，你会明白：硬件的魅力，就在于每一个时钟周期都是确定的，每一根走线都有意义。