引言：为何需要 FPGA 测试平台
在芯片验证领域，当拿到一颗全新的 USB2.0 PHY 芯片（如 Cypress CY7C68000）时，如何验证其数据收发准确性及协议合规性是一个实际且关键的问题。虽然专业测试仪能提供结果，但成本高昂且内部细节把控不够灵活。基于 FPGA 的自建测试平台则具有显著优势，如同搭建乐高工作台，每个模块和信号线均可控可改。
本方案核心采用 Xilinx XCVU440 FPGA，利用其高性能和丰富的资源，轻松应对 USB2.0 高速（480Mbps）模式下的数据处理。通过集成 MicroBlaze 软核处理器、总线转换逻辑及调试探针，形成片上系统（SoC）。目标是用 FPGA 模拟'智能主机'，通过标准 UTMI 接口与 PHY 芯片交互，全方位验证发送、接收、控制状态及错误处理能力。
核心拼图：开源 UTMI 模块与总线转换
2.1 开源 UTMI 内核的应用
自行编写 UTMI 接口控制器工程量巨大。UTMI 是连接 USB 控制器和 PHY 芯片的标准化桥梁。开源社区有现成的优质项目，如 usbf_utmi_if 模块，已实现 UTMI 接口侧与内部数据接口侧的转换，完成了底层协议对接工作。
集成前需吃透接口定义。该模块 PHY 侧信号线（如 TxValid、RxActive、LineState 等）需严格对应 PHY 物理引脚；用户侧输出流式数据信号（如 rx_data、rx_valid、tx_ready）。在集成此类开源 IP 前，建议先用仿真工具（如 Vivado Simulator）灌入简单测试序列，验证反应是否符合预期，避免后期硬件调试问题。
2.2 从流式数据到内存映射总线
开源模块提供流式数据接口，而编程模式通常基于读写内存。若能像操作数组一样通过地址完成 USB 发送与接收，测试程序将更直观。这需要'翻译官'将流式数据（AXI4-Stream）转换成内存映射（AXI4-Lite 或 AXI4）总线。
Vivado 的 IP 库里的
