Verilog 组合逻辑电路设计：从原理到 FPGA 实战

那么，到底该怎么写才安全？

方法一：用 assign —— 简单逻辑首选

适用于表达式可以直接写出的情况：

assign out = (a & b) | (~c);
assign y = sel ? in1 : in0; // 二选一 MUX

清晰、直观、不可能出错。只要看到 assign，你就知道这是纯组合逻辑。

方法二：用 always @(*) —— 复杂逻辑的主力

对于多条件判断或多路选择，推荐使用 always @(*)：

always @(*) begin
    case(sel)
        2'b00: out = data[0];
        2'b01: out = data[1];
        2'b10: out = data[2];
        2'b11: out = data[3];
        default: out = 1'b0; // 必须加 default！
    endcase
end

几点关键提醒：

• 敏感列表必须是 @(*) 或 @*，让工具自动包含所有输入；
• 所有分支必须覆盖完整，包括 default；
• 使用 阻塞赋值 =，不是 <=；
• 不要在块内使用时钟或复位控制。

记住一句话： 在组合逻辑的 always 块里，永远不要出现 posedge clk 这种东西。

FPGA 内部发生了什么？—— LUT 与组合逻辑的映射原理

你可能听说过：'现代 FPGA 是基于查找表（LUT）架构的'。那这句话到底意味着什么？

简单说，FPGA 里的每一个小逻辑单元（比如 Xilinx 的 CLB），都包含若干个 可编程的真值表。比如一个 4 输入 LUT，本质上是一个 16×1 的小 RAM，你可以预设每个输入组合对应的输出值。

当我们写：

assign y = a ^ b ^ c ^ d;

综合器会分析这个布尔函数，计算出它的真值表，然后把这张表'烧'进某个 LUT 中。从此以后，只要输入变化，LUT 立刻输出对应结果——这就是组合逻辑的物理实现方式。

📌 小知识：归约异或 ^in 在 4 输入情况下只需要一个 4-LUT 即可实现；如果是 6 输入，则可能需要级联多个 LUT。

这也解释了为什么组合逻辑具有 确定性延迟：信号从输入到输出，最多经过几级 LUT 和布线延迟，路径固定，时间可控。

实战全流程：从代码到板子上的 LED

光说不练假把式。下面我们走一遍完整的 FPGA 开发流程，看看从写代码到看到 LED 亮起，中间究竟经历了什么。

首先完成模块编写与测试平台搭建。先完成我们的奇偶校验模块，再写一个测试激励：

// tb_parity_gen.v
module tb_parity_gen;
    reg [3:0] in;
    wire parity;

    // 实例化被测模块
    parity_gen uut (.in(in), .parity(parity));

    initial begin
        $monitor("Time=%0t | Input=%b | Parity=%b", $time, in, parity);
        in = 4'b0000; #10;
        in = 4'b0001; #10; // 1 个 1 → odd → parity=1
        in = 4'b0011; #10; // 2 个 1 → even → parity=0
        in = 4'b0111; #10; // 3 个 1 → odd → parity=1
        in = 4'b1111; #10; // 4 个 1 → even → parity=0
        $finish;
    end
endmodule

运行仿真（ModelSim/Vivado Simulator），你会看到：

Time=0 | Input=0000 | Parity=0
Time=10 | Input=0001 | Parity=1
Time=20 | Input=0011 | Parity=0
Time=30 | Input=0111 | Parity=1
Time=40 | Input=1111 | Parity=0

完美匹配预期。说明逻辑正确。

随后进入综合阶段。进入 Vivado 或 Quartus，创建项目，添加源文件和测试平台，执行综合。

重点检查综合报告中的以下内容：

如果一切正常，你会看到类似信息：

Found 1 unisim elements for binding
No latches generated
Used 1 LUT4

这才敢放心往下走。

接着是布局布线阶段。包括三个阶段：

1. Translate：将综合后的网表转换为目标器件格式；
2. Map：将逻辑单元映射到具体 FPGA 资源（如 LUT、IOB）；
3. Place & Route：决定元件位置并连接走线，生成精确时序模型。

此时工具会告诉你：

• 最大组合路径延迟是多少（例如 2.1ns）；
• 是否满足时序约束（虽然组合逻辑通常无时钟约束，但仍需关注建立/保持时间边界）；
• 资源利用率统计。

最后生成比特流并下载验证。生成 .bit 文件，通过 JTAG 下载到 FPGA 开发板。

假设我们连接如下：

• in[3:0] 接拨码开关；
• parity 接一个 LED。

动手测试：

• 拨动开关为 0110（两个 1）→ LED 灭（parity=0）；
• 拨动为 1101（三个 1）→ LED 亮（parity=1）。

灯随输入实时变化，没有任何延迟感——这就是硬件并行的魅力。

工程师必须掌握的设计规范

为了避免低级错误拖慢进度，建议遵循以下实践准则：

✅ 推荐做法清单

❌ 必须规避的雷区

它能用在哪里？真实场景告诉你

别以为这只是教学玩具。组合逻辑在实际工程中无处不在：

📡 通信协议中的 CRC 校验

• 输入一串数据，实时计算校验码；
• 全靠组合逻辑并行完成多项式异或运算。

🖼️ 图像处理中的像素级操作

• 对每个像素做 if (pixel > threshold) 判断；
• 成千上万个比较器同时工作，实现毫秒级响应。

⚙️ 控制系统中的紧急停机逻辑

• 多个传感器信号'任意一个为高则立即切断电源'；
• 用一个大或门实现，零延迟响应。

这些任务如果交给软件轮询，要么太慢，要么占用 CPU 太多资源。而用组合逻辑， 一次性布好线路，永远在线监听，才是硬核解决方案。

写在最后：通往复杂系统的起点

你现在掌握的，不仅仅是一个奇偶校验器，而是通往 FPGA 世界的大门钥匙。

几乎所有复杂的数字系统，都是由一个个小小的组合逻辑模块搭建而成：

• 加法器 → ALU → CPU；
• 译码器 → 地址总线 → 存储控制器；
• 多路选择器 → 数据通路 → 流水线结构。

当你有一天去设计一个 RISC-V 核心或者 H.264 编码器时，你会发现，那些炫酷的功能背后，依然是最基本的'输入→逻辑→输出'链条。

所以，请认真对待每一次 assign 和 always @(*) 的书写。因为它们不仅是代码，更是你亲手绘制的电路图。

实践出真知。不妨现在就动手：

1. 把上面的 parity_gen 跑一遍仿真；
2. 改成 8 位输入再试一次；
3. 再试着做一个 3-8 译码器。