11.4 IP 核配置——FIFO 配置
本实例例化了 3 个 FIFO，即 video_ctrl.v 模块例化的 video_fifo、ddr_avl_bridge.v 模块例化的 rdfifo_for_sdram 和 wrfifo_for_sdram，关于它们的基本配置，说明如下。
1. 视频时域变换 FIFO 配置（video_fifo）
基本的配置请参考工程实例 8 的 FIFO 配置说明，这里只对特殊设置部分做说明。
① 如图 11-13 所示，在第一个配置页面'Parameter Settings→Widths,Clks,Synchronization'中，我们需要做如下的设置。
·在"How wide should the FIFO be?"后面的文本框中输入'8'，即该 FIFO 输入数据的位宽是 8bits。
·勾选"Use a different output width and set to"，并在其后面的文本框中输入'16'，表示该 FIFO 输出数据的位宽是 16bits。这个 FIFO 的输入位宽是 8bit，输出位宽是 16bit。在读出端，先输入 FIFO 的 8bit，再输出 16bit 的最低 8bit，示意如图 11-14 所示。
·在"How deep should the FIFO be?"后面的文本框中输入'512'，表示该 FIFO 的存储深度为 512words，单位是前面设置的 FIFO 输入数据位宽 8bits，即该 FIFO 的存储空间为 512×8bits。
·在"Do you want a common clock for reading and writing the FIFO?"下面选择'No,synchronize reading and writing to'rdclk'and'wrclk',respectively.Create a set of full/empty control signals for each clock.'，表示我们的 FIFO 使用不同的读和写时钟。
② 第三个配置页面'Parameter Settings→DCFIFO2'中，配置如图 11-15 所示。
·在"Which optional output control signals do you want?"下选择'Read-side'的'usedw[]'，表示 FIFO 已经读出的数据量，单位是读出数据位宽 16bits，该信号主要用于逻辑中防止 FIFO 溢出。
·勾选'Asynchronous clear'选项，但不需要勾选其下的两个子选项。
2. DDR2 写 FIFO 配置（wrfifo_for_sdram）
基本的配置请参考工程实例 8 的 FIFO 配置说明，这里只对特殊设置部分做说明。
