Quartus Prime FPGA 开发新手入门指南

2.3 工程文件的基础管理

2.3.1 添加代码文件

工程创建好后，右键工程管理窗口里的'Files'，选择'Add/Remove Files in Project'，找到编写好的 Verilog 文件（.v 格式），点击 Add 就能把文件加入工程，新手要注意文件路径不能有中文。

2.3.2 工程的保存与备份

日常操作中随时点击工具栏的'保存'按钮，或者按 Ctrl+S 保存工程。备份工程最简单的方式就是直接复制整个工程文件夹，新手不要只备份代码文件，完整的工程文件夹包含配置信息，复制后能直接打开使用。

第三章 Verilog 代码编写与基础编辑

Quartus 内置了专门的 HDL 代码编辑器，新手掌握基本的编辑技巧和代码规范，能大幅减少后续的错误排查时间。

3.1 新建 Verilog 代码文件

点击菜单栏的 File→New，在弹出的窗口里选择 Verilog HDL File，点击 OK 后会打开空白的代码编辑窗口，接着按 Ctrl+S 保存文件，文件名要和后续编写的模块名一致（比如 counter_4bit.v），保存路径选到刚才创建的工程文件夹里。

3.2 新手易上手的编辑技巧

• 语法高亮：默认是开启的，关键字（比如 module、always）、注释、数字会显示不同颜色，能一眼看出语法错误，比如忘记写分号的地方颜色会异常；
• 自动补全：输入 module、always 等关键字后按 Tab 键，编辑器会自动补全代码模板，新手可以利用这个功能减少打字错误；
• 显示行号：右键代码编辑窗口，勾选'Show Line Numbers'，行号能帮你快速定位错误位置，比如编译报错提示'第 15 行有问题'，能直接找到对应行。

3.3 新手实战：编写 4 位计数器代码

以最基础的 4 位计数器为例，新手跟着写一遍，理解核心语法和逻辑：

// 4 位计数器模块：时钟上升沿计数，复位信号低电平清零，计数范围 0-15 循环
timescale 1ns / 1ps
module counter_4bit(
    input clk,      // 时钟输入，开发板常用 50MHz
    input rst_n,    // 复位信号，低电平有效
    output reg [3:0] cnt // 4 位计数器输出
);
    // 时序逻辑：计数器核心功能
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin // 复位信号有效时，计数器清零
            cnt <= 4'b0000;
        end else begin // 复位无效时，计数器自增 1
            cnt <= cnt + 1'b1;
        end
    end
endmodule

这段代码里要注意几个新手容易错的点：模块名和文件名一致、端口定义的格式、always 块的触发条件、赋值符号用 <=（时序逻辑）。

3.4 提前做语法检查

编写完代码后，不要直接编译，先做'分析与综合'排查语法错误。点击菜单栏的 Processing→Start→Start Analysis & Synthesis，这个过程只检查代码语法，速度很快。如果编译报告窗口显示'Analysis & Synthesis was successful'，说明语法没问题；如果显示红色错误提示，双击错误行就能跳转到代码对应位置，常见的错误比如少写分号、模块名拼写错误、端口定义不匹配，新手逐一修正即可。

第四章 工程编译与错误排查

编译是把 Verilog 代码转换成 FPGA 能识别的硬件电路的过程，新手要理解编译的基本流程，能看懂编译报告，排查常见错误。

4.1 编译的基本流程

新手不用深究底层原理，只需要知道编译会自动完成四个步骤：

1. 分析与综合：把 HDL 代码转换成门级电路网表，检查语法和逻辑错误；
2. 适配：把电路网表映射到所选 FPGA 的物理资源上，比如把寄存器映射到 FPGA 的触发器上；
3. 汇编：生成可以下载到 FPGA 的文件（.sof 或.pof 格式）；
4. 时序分析：检查电路能否在设定的时钟频率下稳定运行。

4.2 启动编译的方式

最常用的方式是点击工具栏的'Start Compilation'图标，也可以通过菜单栏 Processing→Start Compilation 启动，或者按 Ctrl+L 快捷键。编译过程中会在状态栏显示进度，新手要耐心等待，简单的工程编译只需要几秒钟。

4.3 看懂编译报告

编译完成后，重点看编译报告窗口的三个部分：

1. 错误和警告：红色的 Errors 必须解决，比如器件型号选错、代码逻辑错误；黄色的 Warnings 部分可以忽略，但新手建议都看一下，比如'未使用的信号'可能是自己代码里多定义了变量，提前修正能避免后续问题；
2. 资源占用：看 Logic Elements（逻辑单元）和 Registers（寄存器）的占用数，比如 4 位计数器只占用 4 个寄存器，占用率很低，说明设计没问题；
3. 时序分析：看'最大时钟频率'，如果设计的是 50MHz 时钟，报告里显示的最大频率大于等于 50MHz，说明时序满足要求。

4.4 新手常见编译错误及解决方法

1. '找不到顶层实体'：原因是工程设置的顶层实体名称和代码里的模块名不一致，或者顶层实体没添加到工程里，解决方法是核对名称，确保一致；
2. '端口不匹配'：比如代码里定义了 clk 端口，但后续连接时写错成 clck，解决方法是全局搜索端口名，统一拼写；
3. '器件型号不支持'：原因是选的器件型号不在 Lite 版本支持范围内，解决方法是换成 Cyclone IV 或 MAX 10 系列的器件；
4. '语法错误：unexpected token'：大概率是少写分号、括号不匹配，解决方法是看报错行的前后，检查标点符号。

第五章 结合 ModelSim 做仿真验证

仿真是验证代码功能是否正确的关键步骤，新手要掌握编写测试文件、启动仿真、分析仿真结果的基本方法。

5.1 仿真的核心意义

新手容易忽略仿真，直接下载到硬件上测试，但硬件调试很难定位问题。仿真可以在电脑上模拟 FPGA 的运行过程，直观看到每个信号的变化，比如计数器是否从 0 开始计数、复位信号是否能清零，提前发现逻辑错误。

5.2 编写 Testbench 测试文件

Testbench 是用来给设计模块提供激励信号的文件，比如生成时钟、复位信号，以 4 位计数器为例，编写测试文件：

// 4 位计数器的测试文件
timescale 1ns / 1ps
module counter_4bit_tb;
    // 定义测试信号
    reg clk;
    reg rst_n;
    wire [3:0] cnt;
    
    // 例化被测模块
    counter_4bit u_counter_4bit(
        .clk(clk),
        .rst_n(rst_n),
        .cnt(cnt)
    );
    
    // 生成时钟：50MHz，周期 20ns
    initial begin
        clk = 1'b0;
        forever #10 clk = ~clk;
    end
    
    // 生成复位信号：初始复位，100ns 后释放复位
    initial begin
        rst_n = 1'b0;
        #100; rst_n = 1'b1;
        // 仿真 2000ns 后停止
        #2000; $stop;
    end
endmodule

这段代码的核心是生成时钟和复位信号，例化被测模块，让仿真能运行起来。

5.3 启动 ModelSim 仿真

1. 把测试文件添加到 Quartus 工程里；
2. 点击菜单栏的 Tools→Run Simulation Tool→RTL Simulation，Quartus 会自动启动 ModelSim 并加载工程；
3. ModelSim 启动后，在波形窗口添加需要观察的信号（比如 clk、rst_n、cnt）；
4. 点击 ModelSim 工具栏的'Run'按钮，仿真就会开始运行。

5.4 分析仿真结果

仿真运行后，在波形窗口能看到：

• 时钟信号 clk 周期性高低变化，周期 20ns；
• 前 100ns 复位信号 rst_n 为低，计数器 cnt 保持 0；
• 100ns 后 rst_n 变为高，计数器开始从 0 自增，到 15 后又回到 0 循环；如果波形和预期一致，说明代码功能正确；如果计数器没有自增，要回到代码里检查 always 块的逻辑。

第六章 引脚约束与硬件下载

仿真验证正确后，就可以把设计下载到 FPGA 开发板上测试，这一步的核心是做好引脚约束，把代码里的端口映射到开发板的物理引脚上。

6.1 引脚约束的意义

代码里的 clk、rst_n、cnt 等端口只是逻辑信号，需要告诉 Quartus 这些信号对应开发板上的哪个物理引脚，比如 clk 对应开发板的 50MHz 时钟引脚，rst_n 对应复位按键引脚，否则下载后设计无法正常运行。

6.2 图形化约束引脚（新手推荐）

新手不要用 TCL 脚本约束引脚，用图形化界面更直观：

1. 点击菜单栏的 Assignments→Pin Planner，打开引脚规划窗口；
2. 窗口左侧会显示代码里的所有端口（clk、rst_n、cnt 等）；
3. 参考开发板的引脚手册，在'Location'列选择对应的引脚号，比如 clk 选 PIN_E1，rst_n 选 PIN_N1；
4. 约束完成后按 Ctrl+S 保存，会生成一个.qpf 格式的约束文件，自动加入工程。

6.3 下载程序到 FPGA 开发板

1. 连接硬件：用 USB 线把开发板和电脑连接，打开开发板电源，确保电脑能识别到开发板；
2. 启动下载工具：点击 Quartus 工具栏的'Programmer'图标，或者菜单栏 Tools→Programmer；
3. 配置下载工具：
   • 点击'Hardware Setup'，选择对应的下载器（比如 USB-Blaster）；
   • 勾选要下载的文件（.sof 格式），勾选'Program/Configure'；
4. 开始下载：点击'Start'按钮，下载进度完成后，开发板上的电路就会按照设计运行，比如计数器对应的 LED 灯会循环亮灭。

第七章 新手实用技巧与避坑指南

7.1 日常使用小技巧

1. 常用快捷键：Ctrl+S 保存、Ctrl+L 编译、Ctrl+F 搜索代码，熟练使用能提高效率；
2. 代码注释：关键逻辑一定要加注释，比如复位条件、计数规则，过一段时间再看代码时能快速回忆；
3. 工程命名：用'项目名_功能_日期'的格式命名工程文件夹，比如'counter_4bit_20250101'，方便后续查找；
4. 关闭无关功能：Quartus 启动时会加载很多插件，新手可以关闭不需要的功能（比如 SignalTap II），减少软件卡顿。

7.2 新手最容易犯的错误

1. 路径包含中文：工程路径、文件名、保存路径有中文，会导致编译失败或下载出错；
2. 器件型号选错：选的器件和开发板不一致，下载时会提示'器件不匹配'；
3. 忘记加复位：代码里只写计数逻辑，没加复位信号，下载后计数器初始值随机，不符合预期；
4. 赋值符号用错：时序逻辑用 = 赋值，组合逻辑用 <= 赋值，新手容易搞反，导致逻辑错误；
5. 引脚约束错误：把时钟信号约束到普通引脚，下载后设计无法运行。

7.3 学习资源推荐

1. 官方文档：厂商提供的 Quartus Prime Lite 用户指南，内容最权威；
2. 视频教程：主流视频平台搜索相关教程，选择与学习器件匹配的教程；
3. 论坛社区：相关技术论坛，遇到问题可以搜索或提问，很多新手问题都有现成解答。

总结

Quartus Prime 的使用核心是'工程化思维'，新手从创建第一个简单工程开始，逐步掌握代码编写、编译、仿真、下载的完整流程，遇到错误不要慌，先看编译报告和报错提示，大部分新手错误都是语法、配置或引脚约束的问题。

刚开始学习时可以从简单的小项目（计数器、流水灯、按键消抖）入手，熟悉每个操作步骤后，再尝试更复杂的设计。记住，FPGA 开发是'多练多试'的过程，哪怕是重复做同一个小项目，也能加深对 Quartus 和 FPGA 设计的理解。