RISC-V 处理器从 RTL 到 FPGA 验证实录

Verilog RTL：先把基础模块做稳

寄存器堆 reg_file.v

寄存器堆用了同步写、异步读的方式，x0 永远读成 0，这一点不能省。代码如下：

module reg_file ( input clk, // 时钟信号 input rst_n, // 异步复位（低有效） input [4:0] rs1_addr, // 读寄存器 1 地址 input [4:0] rs2_addr, // 读寄存器 2 地址 input [4:0] rd_addr, // 写寄存器地址 input [31:0] rd_data, // 写数据 input reg_write, // 写使能信号 output [31:0] rs1_data, // 读数据 1 output [31:0] rs2_data // 读数据 2 ); reg [31:0] regs [31:0]; // 32 个 32 位寄存器 // 异步读操作（组合逻辑） assign rs1_data = (rs1_addr == 5'b0) ? 32'b0 : regs[rs1_addr]; assign rs2_data = (rs2_addr == 5'b0) ? 32'b0 : regs[rs2_addr]; // 同步写操作（时序逻辑） always @(posedge clk or negedge rst_n) begin if (!rst_n) begin for (int i = 1; i < 32; i++) regs[i] <= 32'b0; // x0 恒为 0，不初始化 end else if (reg_write && rd_addr != 5'b0) begin // 写使能且目标非 x0 regs[rd_addr] <= rd_data; end end endmodule

ALU alu.v

ALU 这里做得比较克制，只覆盖 RV32I 实战里常见的几类运算。控制码用 4 位，后面扩展也方便。

module alu ( input [31:0] a, // 操作数 A input [31:0] b, // 操作数 B input [3:0] alu_op, // ALU 控制码 output reg [31:0] result, // 运算结果 output zero_flag // 零标志（结果为 0 时置 1） ); // ALU 控制码定义（与 RV32I 指令对应） localparam ADD = 4'b0000; // 加法 localparam SUB = 4'b0001; // 减法 localparam AND = 4'b0100; // 与运算 localparam OR = 4'b0101; // 或运算 localparam XOR = 4'b0110; // 异或运算 localparam SLL = 4'b1000; // 逻辑左移 localparam SRL = 4'b1001; // 逻辑右移 localparam SLT = 4'b1100; // 小于则置 1（有符号比较） always @(*) begin case (alu_op) ADD: result = a + b; SUB: result = a - b; AND: result = a & b; OR: result = a | b; XOR: result = a ^ b; SLL: result = a << b[4:0]; // 移位量取低 5 位 SRL: result = a >> b[4:0]; SLT: result = ($signed(a) < $signed(b)) ? 32'b1 : 32'b0; default: result = 32'b0; endcase end assign zero_flag = (result == 32'b0) ? 1'b1 : 1'b0; // 零标志输出 endmodule

控制单元 control_unit.v

控制单元用了组合逻辑去生成最基础的一组控制信号。这里没有把所有 funct3 / funct7 细分展开，原因很简单：先把骨架跑通，再补细节，调试成本更低。

module control_unit ( input [6:0] opcode, // 指令 opcode（31:25 位） output reg reg_write, // 寄存器写使能 output reg mem_write, // 存储器写使能 output reg alu_src, // ALU 源选择（0:寄存器 B，1:立即数） output reg [3:0] alu_op, // ALU 控制码 output reg branch // 分支指令标志 ); // RV32I 基础指令 opcode 定义 localparam R_TYPE = 7'b0110011; // R 型指令（如 add、and） localparam I_TYPE_ALU = 7'b0010011; // I 型算术指令（如 addi） localparam I_TYPE_LOAD = 7'b0000011; // I 型加载指令（如 lw） localparam S_TYPE = 7'b0100011; // S 型存储指令（如 sw） localparam B_TYPE = 7'b1100011; // B 型分支指令（如 beq） always @(*) begin // 默认控制信号 reg_write = 1'b0; mem_write = 1'b0; alu_src = 1'b0; alu_op = 4'b0000; branch = 1'b0; case (opcode) R_TYPE: begin // R 型指令（如 add、sub） reg_write = 1'b1; // 写寄存器 alu_src = 1'b0; // ALU 源为寄存器 B alu_op = 4'b0000; // 具体操作由 funct3/funct7 决定（后续扩展） end I_TYPE_ALU: begin // I 型算术指令（如 addi） reg_write = 1'b1; alu_src = 1'b1; // ALU 源为立即数 alu_op = 4'b0000; // addi 对应 ALU 加法操作 end I_TYPE_LOAD: begin // 加载指令（lw） reg_write = 1'b1; alu_src = 1'b1; // ALU 源为立即数（地址偏移量） alu_op = 4'b0000; // 地址计算（基地址 + 立即数） end S_TYPE: begin // 存储指令（sw） mem_write = 1'b1; // 写存储器 alu_src = 1'b1; // ALU 源为立即数（地址偏移量） alu_op = 4'b0000; // 地址计算 end B_TYPE: begin // 分支指令（beq） branch = 1'b1; // 分支标志置 1 alu_src = 1'b0; // ALU 源为寄存器 B（比较两个寄存器） alu_op = 4'b0001; // ALU 减法操作（结果为 0 则分支） end endcase end endmodule

FPGA 原型验证：Vivado 上板比纯仿真更容易暴露问题

开发环境

• FPGA 开发板：Xilinx Artix-7 XC7A35TCSG324-1L（5200 LUT，10400 触发器，内置 4 个 DSP48E1 切片）。
• 工具链：Xilinx Vivado 2025.1（集成 RTL 设计、综合、布局布线、仿真工具）。
• 辅助工具：Digilent USB-JTAG 下载器，ILA（集成逻辑分析仪）用于硬件调试。

工程搭建

1. 打开 Vivado 2025，创建工程，目标器件选 xc7a35tcsg324-1L。
2. 把 8 个 Verilog 模块导入 src，顶层设为 top_module。
3. 写 tb_top.v 测试激励，先用最小指令序列跑通复位、时钟和寄存器写回，比如 addi x1, x0, 5 接 add x2, x1, x1。

仿真和综合

前仿真的作用很朴素：先确认接口和数据流没跑偏，再谈上板。以 addi x1, x0, 5 为例，波形应该看到两件事：PC 正常递增，指令 ROM 读出 0x00500113；写回后 x1 变成 5。

综合时采用'面积优先'的策略，目标时钟 50MHz，输入/输出延迟都按 2ns 处理。综合结果里，LUT 占用率约 28%（1456/5200），触发器占用率 15%（1560/10400），余量还算宽松，至少说明这个骨架没有把器件资源吃紧。

约束、时序和板级调试

constraints.xdc 里主要是时钟和 I/O 约束，写法如下：

# 时钟约束（50MHz） create_clock -name clk -period 20 [get_ports clk] # 复位信号约束（低电平有效） set_property IOSTANDARD LVCMOS33 [get_ports rst_n] set_property PACKAGE_PIN R1 [get_ports rst_n] # 绑定开发板复位按键 # LED 输出约束（显示 x2 寄存器最低 4 位） set_property IOSTANDARD LVCMOS33 [get_ports {led[3:0]}] set_property PACKAGE_PIN U16 [get_ports {led[0]}] # LED0 引脚

时序上，关键路径落在 reg_file→alu→data_ram。这里的 setup slack 是 1.2ns，hold slack 是 0.8ns，说明在 50MHz 下还能稳住。要是后面再扩展指令，最先出问题的大概率也是这条路径，不是别的地方。

板级验证时，.bit 文件通过 USB-JTAG 下到开发板，LED 用来观察 x2 的低 4 位。对于 add x2, x1, x1 这类简单指令，结果应是 10，也就是二进制 1010，对应 LED0 和 LED2 亮起。

调试阶段我更依赖 ILA，而不是只看 LED。把 PC、ALU 结果、寄存器堆数据抓出来，采样深度设为 1024，触发条件设成 pc == 0x00000010，能很快确认流水线各级有没有在正确的时刻传递数据。这个方法不花哨，但比盯着仿真波形更接近真实硬件。

最后跑出来的结果比较直接：50MHz 下稳定运行，没有功能错误；满负荷时 CPI 接近 1，吞吐量大约 50MIPS。

结语

这套流程跑完，最有价值的不是'做出了一个 RISC-V 核'，而是把 RTL、仿真、综合、上板这几步真正连起来了。很多设计在仿真里看着没问题，一到 FPGA 就会暴露时序、约束、复位这些边角问题，早点碰到反而省时间。

这次记录里，比较实在的结果有两点：一是 8 个核心模块的划分足够清楚，后面扩展指令不会太痛；二是这个 RV32I 骨架在 Artix-7 上能稳定跑到 50MHz，资源占用也还算克制。

后面如果继续做，比较自然的方向是把 RV32M 或 RV32F 加进去，或者补上 UART、SPI 这类外设，把它从'处理器核'往小型 SoC 推一步。