FPGA 时序逻辑实战：从计数器到跨时钟域的工程精解
在 FPGA 的世界里，组合逻辑决定功能，而时序逻辑才真正掌控系统的稳定与性能。它不像加法器那样直观，但却是整个数字系统的心跳节拍器——控制状态流转、实现数据同步、支撑高速流水处理。尤其在高频设计中，哪怕一个触发器没处理好，都可能让整个系统崩盘。
为什么时序逻辑是 FPGA 设计的'命门'？
我们先来直面一个现实：FPGA 之所以强大，是因为它的并行架构和可重构性。但在这种灵活性背后，隐藏着一个关键约束——所有操作必须受控于时钟。
组合逻辑虽然响应快，但它没有记忆能力，输出随输入瞬变。一旦路径过长，延迟过大，就会成为系统频率的瓶颈。而时序逻辑电路通过引入 D 触发器（DFF），把复杂的运算拆分成多个阶段，在每个时钟边沿推进一步，从而实现了'以空间换时间'的高性能设计。
更重要的是，现代 FPGA 内部集成了大量专用时序资源，比如：
- CLB 中的寄存器阵列
- Block RAM 的读写使能控制
- 高速收发器内的 ISERDES/OSERDES
- PLL/DLL 生成的多相位时钟
这些都不是靠写几个 assign 语句就能发挥威力的。它们依赖精确的时序建模和同步机制，而这正是时序逻辑电路的核心价值所在。
典型模块深度剖析：不只是会写 always 块那么简单
1. 计数器：别小看这 4 个 DFF
我们来看一个看似简单的 4 位计数器：
module counter_4bit ( input clk, input rst_n, input en, output reg [3:0] count );
always @(posedge clk) begin
if (!rst_n) count <= 4'b0000;
else if (en) count <= count + 1'b1;
end
endmodule
这段代码综合后会映射为 4 个 D 触发器，并自动推断出加法器逻辑。关键是这个结构：在时钟上升沿下，对自身值做递增操作。EDA 工具能据此优化进位链（carry chain），利用 FPGA 底层的快速进位结构，显著提升运行频率。
⚠️ 坑点提醒：如果你用了阻塞赋值
=而非非阻塞<=，虽然语法不报错，但可能导致仿真与综合行为不一致。记住一条铁律——时序逻辑统一用<=。
另外，这里采用的是同步复位。相比异步复位，它更安全，因为复位释放发生在时钟边沿，避免了因复位信号抖动引发的亚稳态风险。当然代价是多消耗了一个时钟周期，但这点延迟在大多数系统中完全可以接受。
2. 跨时钟域（CDC）：双触发器真的够用吗？
假设你的系统有两个时钟：一个是来自外部传感器的 50MHz 采样时钟，另一个是 FPGA 内部 PLL 生成的 100MHz 主控时钟。当你需要将一个使能信号从 50MHz 域传到 100MHz 域时，直接连过去会怎样？
答案很可能是：间歇性失效。
因为两个时钟相位不同步，当信号变化刚好撞上目标时钟的采样窗口时，第一级触发器可能进入亚稳态——既不是 0 也不是 1，震荡一段时间才稳定下来。如果这个不稳定值被后续逻辑采样，就会导致错误的状态跳转。
解决方案就是经典的两级同步器：
module cdc_sync ( input clk_b, input async_sig, output synced_sig );
reg meta1, meta2;
always @(posedge clk_b) begin
meta1 <= async_sig;
meta2 <= meta1;
end
assign synced_sig = meta2;
endmodule
原理其实很简单：第一级 meta1 可能亚稳，但只要它在下一个时钟周期到来前稳定下来，第二级 meta2 就能正确采样。统计表明，这样设计的平均无故障时间（MTBF）可以达到数百年级别，足以满足绝大多数应用场景。
不过要注意：
- 这种方法只适用于单比特控制信号
- 多比特数据跨域必须使用异步 FIFO 或握手协议
- 同步过程至少引入 2 个目标时钟周期的延迟，系统设计时要预留时间余量
还有一个常见误区：有人为了'节省资源'，试图用组合逻辑反馈构造'伪触发器'。例如：
// 错误示范！禁止使用！
wire bad_reg = ~(async_sig & clk_b) ? ... ;
