Vivado 基础教程：D 触发器工程搭建与仿真验证 | 极客日志

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`timescale 1ns / 1ps // timescale 时间单位/精度
module dff( // D 触发器
    input wire clk,   // 时钟信号
    input wire d,     // 输入信号
    output reg q,     // 输出信号
    output reg q_n    // 输出信号取反
);
    always@(posedge clk) begin
        q <= d;
        q_n <= !d;
    end
endmodule

`timescale 1ns / 1ps // timescale 时间单位/精度
module dff_tb(); // 仿真一般无端口列表
    reg clk_sim;
    reg d_sim;
    wire q_sim;
    wire q_n_sim;

    always #10 clk_sim = ~clk_sim; // 每 10 个时间单位对 clk 进行翻转，即周期为 20 个单位
    initial begin
        clk_sim = 0;
        d_sim = 0;
        #20; // 延时 20 个时间单位 (20ns)
        d_sim = 1;
        #40;
        d_sim = 0;
        #100;
        $stop; // 停止仿真
    end

    dff dff_inst( // 模块例化：原模块名----在顶层文件中命名为
        .clk(clk_sim), // 原模块端口名----要连接的端口名
        .d(d_sim),
        .q(q_sim),
        .q_n(q_n_sim)
    );
endmodule