引言
在通信、图像处理及 AI 边缘推理等高性能场景下，FPGA 的 LUT、FF、BRAM 和 DSP 资源往往成为项目成败的关键瓶颈。明明逻辑不复杂，资源却大量浪费，甚至导致时序无法收敛。这背后并非玄学，而是对 RTL 写法与综合策略的理解差异。
本文将基于实际开发经验，拆解 Vivado 中容易踩坑的地方，分享如何用最少的资源跑出最稳的设计。
组合逻辑与 LUT 的博弈
同样的功能，有人只用 200 个 LUT，你却用了 600 个？根源往往在于 always 块的写法。
查找表（LUT）是 FPGA 实现组合逻辑的基本单元。一旦逻辑太复杂，多个 LUT 级联会导致路径变长，资源翻倍。常见的误区是将条件运算全部塞进时序逻辑。
// 错误示例：条件运算全塞进时序逻辑
always @(posedge clk) begin
if (sel) out <= a + b;
else out <= c + d;
end
这段代码看似简洁，但综合器必须保留两个加法器，并在寄存器前加一个多路选择器。无论 sel 当前值是什么，两个加法操作都要准备好结果，导致逻辑冗余。
正确做法：把'选哪个'提前到组合逻辑层
wire sum1 = a + b;
wire sum2 = c + d;
assign out_comb = sel ? sum1 : sum2;
always @(posedge clk) begin
out <= out_comb;
end
这样改之后，加法仍在组合逻辑完成。如果这两个加法出现在不同分支且不会同时激活，综合器可以尝试将它们复用为同一个加法器，通过时间分片调度。
配合 Tcl 命令或开启 -resource_sharing 选项，能进一步引导工具识别可共享的操作：
set_property max_fanout 10 [get_nets sum1]
注意：
synth_design -resource_sharing auto是面积敏感设计的标配，但它不会对所有情况生效——前提是你的 RTL 结构允许共享。这就是为什么'写法'比'开关'更重要。
寄存器打包率与时序控制
LUT 之后就是触发器（FF）。很多人只关心用了多少 FF，却忽略了更重要的指标：LUT-FF 打包率。
Xilinx 器件中，每个 Slice 包含 8 个 LUT 和 8 个 FF。理想情况下应尽量让 LUT 驱动就近的 FF，形成紧凑结构。
常见陷阱：过度寄存化 & 扇出爆炸
reg [31:0] delay_chain [0:7];
always @(posedge clk) begin
delay_chain[0] <= din;
for (i=1; i<8; i=i+1) delay_chain[i] <= delay_chain[i-1];
end
这个移位寄存器看起来没问题，但如果 din 扇出很大，或者中间某一级被其他模块引用，Vivado 可能会被迫复制某些节点以满足时序，导致 FF 数量激增。
更好的做法是使用专用原语或属性标注，强制保持链式结构，利于布局连续性：
(* shreg_extract = "no" *) reg [31:0] delay_chain [0:7];
另外，全局复位信号也常是罪魁祸首。如果你用异步复位驱动上千个 FF，布线工具会在全局网络上挣扎。建议改为同步复位，或者插入 BUFGCTRL 做局部复位树，高扇出信号加 max_fanout 约束。
Block RAM 推断规范
很多开发者以为只要定义个数组，Vivado 就会自动给你分配 BRAM。只有符合特定访问模式的存储结构才能被正确推断为 Block RAM。
核心条件如下：
- 深度为 2 的幂次（如 256、512）；
- 地址宽度 ≤ 18bit；
- 读写端口独立、无冲突；
- 不混用组合读与时序读。
看一个典型失败案例：
