Xilinx SRIO IP 核与 FPGA 实现仿真流程

时钟配置

时钟关系可以写成下面这样：

gt_clk = line_rate / 20;
gt_pcs_clk = line_rate / 40;
phy_clk = (gt_clk * link_width) / 4; // "4"跟几x无关
log_clk = phy_clk;
cfg_clk = phy_clk; // 7 系列芯片

典型值如下：

这里几个时钟的分工比较清楚：gt_clk 是 GT 内 PCS 与 PMA 并行数据时钟，gt_pcs_clk 是 GT 与 PHY 之间的 usrclk2，phy_clk 是主内核时钟，log_clk 负责逻辑层数据和配置，cfg_clk 则是 7 系列芯片上的配置接口时钟，和 log_clk 相同。

gt_pcs_clk 的频率是 gt_clk / 2。phy_clk = (gt_clk * lane 数目) / 4。为了避免 BUFFER 溢出，log_clk 不能低于 phy_clk，而且两者最好同步。

IP 核执行的配置如下：

按这组配置算出来的结果是：

• sys_clk: 156.25MHz；
• log_clk_out: 312.5MHz；（用户时钟）（line_ratelink_width/648/10）（8B10B 编码）
• gt_pcs_clk_out: 156.25MHz；
• gt_clk_out: 312.5MHz；（未使用）
• refclk_out: 156.25MHz；
• phy_clk_out: 312.5MHz；

下图里 4 个接口时钟都使用 log_clk_out。

时钟架构如下：

协议细节

事务类型

事务类型主要由 Ftype 和 Ttype 字段决定。FPGA 里常见的有 NWRITE、NWRITE_R、DOORBELL、NREAD、RESPONSE（有无数据两种）。

其中：

• NREAD：基本读取请求事务，请求没有数据负载，结果是数据响应。
• NWRITE：基本写入事务，请求带数据负载，不产生响应。
• NWRITE_R：基本写入事务，请求带数据负载，结果是无数据响应。
• SWRITE：流式写入事务，头字段比 NWRITE 少，请求带数据负载，不产生响应。
• DOORBELL：处理元件之间的短消息，请求没有数据负载，结果是无数据响应。
• RESPONSE without data：没有数据负载的响应事务。
• RESPONSE with data：带数据负载的响应事务。

AXI4-Stream 接口

用户侧端口可以配置成使用报头编码逻辑层优化（Header Encoded Logical Layer Optimized，HELLO）格式。这个格式的好处很实际：不同数据包类型的报头字段被标准化了，header 和数据也被拆成接口上的独立传输。控制逻辑会简单一些，数据对齐也更直接。

基于数据包 FTYPE 的 HELLO 格式报头如下：

图中每个 bit 的含义如下：

时序模式

基本的 HELLO 模式和基本流模式如下：

流模式下，数据包会按照 RapidIO 规范完整展开，包括逻辑层、传输层字段，以及规范里定义为物理层字段的优先级。所有类型的 SRIO 数据包格式见下图。数据字节在送到 LOG 之前需要反转，才能符合 AXI4-Stream 协议。链路接口（BUF 和 PHY 之间）以及传输接口（LOG 和 BUF 之间）上的数据包，都使用 SRIO 流格式。

数据包每一位的含义见下图：

仿真验证

Open IP Example design 的结构如下：

里面文件不少，真正会用到的其实只有下面 4 个。

该例程的数据流大致如下：

图里蓝色虚线表示 FPGA 作为发起方向远端设备（如 DSP）发送数据，并接收对端响应；绿色虚线表示 FPGA 作为目标方接收远端设备（如 DSP）数据，并把响应发回去。

仿真结果如下：

工程实践

某项目里的 SRIO 流程架构如下：

参考

Serial RapidIO Gen2 Endpoint v4.1 Product Guide (PG007)