JESD204B 链路建立机制与 Xilinx IP 仿真

Subclass 2

• 运行时重配置：支持在不复位链路的情况下，动态调整 LMFC 相位或数据传输参数（如延迟补偿）。
• 确定性延迟 + 动态性：在 Subclass 1 基础上增加了链路状态机（如重新同步请求）。

综合对比

三、链路层同步机制建立

JESD204B 的物理层基于高速串行收发器，这部分相对通用。本文跳过物理层细节，直接进入链路层，这是 JESD204B 的核心。

假设我们要从外部 ADC 芯片读取 IQ 数据到 FPGA，核心在于确定何时传数据、数据内容是什么以及排列方式。这正是 JESD204B 链路建立的规则所在。

由于 Subclass 1 优化了 Subclass 0 的延迟不足并为 Subclass 2 打下基础，下文主要说明 Subclass 1 的链路建立过程，分为三个阶段：

1. SYSREF 阶段

这类似于百米比赛中的发令枪。当监测到 SYSREF 时，正式进入同步流程。外部时钟源为 AD 芯片和 FPGA 提供 Device Clk 和 SYSREF。Device Clk 是基准，经过分频得到 Frame Clk 和 LMFC。此阶段主要检测 SYSREF 状态，有两种模式：

• One-Shot 模式：只需捕获一次 SYSREF，通常用于架构复位后重新 Link 时。适合短期运行、环境稳定的小型系统，强调低功耗和简单设计。
• Continuous 模式：SYSREF 以固定频率（通常与 LMFC 同频）持续发送，器件在每个上升沿动态校准 LMFC 相位。常用于高精度、多器件、长时间运行的工业场景。

使用时需确保 SYSREF 与 Device Clk 的相位满足建立/保持时间。

2. 组码同步阶段 (Code Group Synchronization, CGS)

在 Subclass 1 中，TX 发送 K28.5。当 RX 连续收到一定数量的 K 码（Xilinx IP 仿真中通常识别到 20 个 K 码）时，会将 sync 拉高，准备进入 ILAS 阶段。简单来说，RX 通过拉高 sync 告诉 TX：'我已准备好，可以继续'。TX 捕捉到 sync 变化后，会在下一个 LMFC 边界启动 ILAS。

3. 初始通道对齐阶段 (Initial Lane Alignment Sequence, ILAS)

该阶段主要完成通道对齐，发送 4 个多帧序列。序列规则如下：

• 多帧以 K 码 K28.0 开头。
• D 数据为累加数，A 为多帧结束标志。
• 第二个多帧的前 14 个 C 数据为配置数据。

累加数有特定规则，控制字符是否计入需参照手册《JEDEC STANDARD-Serial Interface for Data Converters》。

多通道对齐与确定性延迟

对于单通道，理解上述流程即可。但在多通道场景下，由于每个通道时延不一致，检测到多帧的时间也不同。接收端会在检测到字符/R/(K28.0) 后，将后续数据存入深度可设置的 BUFFER 中。当下一个 LMFC 边沿到来且所有通道的 BUFFER 都有数据时，才开始输出，从而实现通道间对齐。

这里必须补充**确定性延迟（Deterministic Latency, DL）**的概念。它表示帧式样本到达串行发送器时与从串行接收器输出之间的时间差。确定性延迟包括固定延迟和可变延迟。可变延迟源于数字处理块中时钟域之间的任意相位关系。整个链路建立流程如下图所示：

当前常见架构涉及 AD9009、AD9371 等芯片：

四、Xilinx IP 的仿真

4.1 IP 设置

使用的 Xilinx IP 为 JESD204，通常搭配 JESD204_PHY 使用。UltraScale 系列中可用 JESD204C 替代。

IP 设置主要包括：

1. 发送端还是接收端。
2. 通道数。
3. Pattern Generators：经修改的随机模式连续序列（RPAT）或连续的加扰抖动模式序列（JSPAT）。根据 JEDEC 标准，TX 应能传输连续/K28.7/字符（低频）、连续/K28.5/字符（混频）及重复发送初始通道对齐序列。
4. AXI-LITE 时钟（配置通道）。
5. 采样 SYSREF 的边沿类型。

共享逻辑部分较为常规，重点关注以下参数：

1. SYSREF 模式（连续或单次）。
2. 数据是否加扰。
3. 每帧字节数（有效数据长度）。
4. 每多帧包含的帧数。
5. 重新同步时是否需要再次 SYSREF。

以上参数默认存储在配置寄存器中。若通过 AXI4-Lite 总线写入，则覆盖生成时的值。若无主机连接，可使用默认配置；若要访问所有设置并监控链路状态，建议连接 AXI4-Lite 接口。

物理层配置在另一个 IP 上进行，本 IP 不参与物理层配置。

4.2 IP 仿真

生成 IP 后，右键点击打开 Example design 进入示例工程。官方仿真略显繁琐，若能理解其思路，自行编写 Testbench 往往更直观，可将收端发端放入同一工程联合仿真。

示例工程框架如下：

发端和收端的仿真工程框架一致，但数据流有所不同：

发端 TB 解析

在 demo_tb 中，首先进行参数初始化：

• LANE 数量和对齐 Buff 参数：

• ILAS 阶段第二个多帧配置参数：

• K 码定义：

• 时钟定义：GTXE2 BUF 时钟、DRP 时钟、AXI-LITE 配置时钟。

• SYSREF 产生：

• 8B/10B 解码模块：解析数据，识别 K 码时 is_k 拉高，用于组码同步和通道对齐。

• 逗号对齐模块：监测 K 码（逗号），确认帧完整性。

• K28.0 检测模块：ILAS 阶段检测四个多帧起始位 /R/。

• 配置 IP 模块：通过 AXI-LITE 读写寄存器配置参数。

关键仿真逻辑

在组码同步阶段，仿真模块识别到 20 个 COMMA 后进入 ILAS，并认为已识别到 K28.5。

CGS 结束后，bit_count 作为滑动窗口对每 10 个 bit 进行 8B/10B 解码，找出 K28.0（多帧起始字段 /R/），并对每个通道执行数据对齐。

多通道对齐时，Buf 深度设为 64，每个通道按 bit 输入进 Buf，I 表示通道编号。

当所有通道对齐后，链路正式建立。

其余为仿真状态监测，通过不同状态打印日志。熟悉流程后，这部分较易实现。

寄存器配置

寄存器配置模块至关重要，实际项目中常用到的寄存器参数可参考 PG066 寄存器空间文档。如有不熟悉的寄存器，建议查阅官方手册。

图 16 寄存器空间

注：本文旨在分享 JESD204B 链路建立的关键知识点与仿真思路，技术细节繁多，若有疏漏欢迎指正。