FPGA 如何实现高速数字信号处理：从电路思维讲透设计本质
在实时频谱监测系统或 5G 基站中，面对每秒 2.5 亿个采样点或上百路信号的滤波、变频和 FFT 任务，传统处理器往往难以承受数据洪流。此时，FPGA 凭借其硬件并行特性成为关键选择。
一、CPU 与 FPGA 的本质差异：算法即电路
同样是执行 y = a * x + b 表达式，CPU 与 FPGA 的执行模型截然不同：
- CPU：取指令 → 取操作数 → 执行乘法 → 存中间结果 → 加法 → 写回内存。需多个时钟周期。
- FPGA：直接构建电路通路——输入经过物理乘法器，立即加上偏移输出。整个过程在一个时钟周期完成。
FPGA 不是在运行程序，而是在构建电路。它是可编程的硬件。在高速 DSP 场景下，其优势在于从根本上改变了计算模型：空间换时间 + 并行流水线。
例如 8 阶 FIR 滤波器： $$ y[n] = h_0x[n] + h_1x[n-1] + \cdots + h_7x[n-7] $$
- CPU 循环 8 次，串行计算；
- FPGA 实例化 8 个乘法器 + 加法树，所有乘法并行完成，一拍出结果。
二、核心算力：DSP Slice
现代高端 FPGA（如 Xilinx Kintex/UltraScale、Intel Stratix）集成成百上千个 DSP Slice，专为乘加运算优化。它们是固化在硅片上的硬核模块。
| 特性 | 普通 LUT 实现 | DSP Slice |
|---|---|---|
| 乘法速度 | ~100 MHz | >600 MHz |
| 资源消耗 | 数百 LUT+FF | 1 个 Slice |
| 功耗 | 高 | 约 5mW |
| 支持模式 | 基本运算 | MAC、预加、级联等 |
复数乘法 $(a+jb)(c+jd)$ 需要 4 次实数乘法。DSP Slice 内置预加器可直接支持复数结构，效率翻倍。
Verilog 调用示例：
module mac_unit (
input clk, input rst,
input [24:0] a_data,
input [17:0] b_data,
input [47:0] c_data,
output reg [47:0] result
);
wire [47:0] p;
DSP48E1 #( .A_INPUT("DIRECT"), .B_INPUT("DIRECT"), .USE_DPORT("FALSE"), .OPMODE(6'b0001101) ) dsp_mac (
.CLK(clk), .A(a_data), .B(b_data), .C(c_data), .P(p), .RST(rst),
.CEA1(1'b1), .CEA2(1'b1), .CEB1(1'b1), .CEB2(1'b1), .CEC(1'b1), .CEP(1'b1)
);
always @(posedge clk) begin
if (rst) result <= 0;
else result <= p;
end
endmodule
OPMODE 设置为 6'b0001101 表示工作在 A×B+C 模式（MAC 操作），使能信号拉高确保连续运行。
三、性能起飞秘诀：并行 + 流水线
真正的杀手锏是并行基础上加流水线。
1. 并行处理
将数据拆开多路齐发。例如 2048 点 FFT，使用 8 组 FFT 引擎同时处理 8 个连续样本，吞吐量直接×8。
2. 流水线优化
非流水化蝶形单元每 3 拍出一个结果。拆成三级流水线后，虽然首输出延迟增加，但从第 3 拍开始每一拍都能输出一个结果，吞吐率提升至 1，且关键路径变短，主频可提升。
代码示例：
always @(posedge clk or posedge rst) begin
if (rst) begin
stage1_reg <= 0; stage2_reg <= 0; out_data <= 0;
end else begin
stage1_reg <= in_data;
stage2_reg <= stage1_reg * coefficient;
out_data <= stage2_reg + bias;
end
end
