VR 多相电源架构与关键器件选型解析

（上图参考自 TPS53676 规格书）

了解了单相电路后，我们可以将其视为一个'细胞'。而一个完整的 N 相 VRM 电源，就是一个由这些细胞精密协作构成的'器官'。其系统架构主要由三大核心部分串联组成：多相 PWM 控制器、驱动与执行层 和 滤波与输岀层。

1. 多相 PWM 控制器 + 配置固件 通常是一颗高度集成的数字芯片（如 Infineon XDPE 系列，MPS MP 系列）。

   • 核心功能：
     • 策略制定者：执行烧录在内部的固件配置，如动态相位管理、自适应电压定位、开关频率设定等。
     • 信号发生器：产生所有相位的 PWM 脉冲信号，并确保它们彼此之间保持精确的相位交错（例如，4 相则每相间隔 90 度）。
     • 系统监控器：通过电压检测和电流检测引脚，持续监控输出状态，并实施过压、过流、过温等保护。
   • 关键接口：
     • 与 CPU 通信：通过 SVID 或 SVI3 等总线，接收来自 CPU 的电压指令。
     • 与驱动层通信：输出 PWM 信号至驱动器。
     • 系统遥测：通过 PMBus/I2C 向 BMC/CPU 报告电压、电流、功耗等信息。

2. 驱动与执行层：功率级 负责接收多相 PWM 控制器的指令并执行强大的功率开关动作。这一层有三种主流的技术形态，体现了集成化的演进方向：

   • a) 传统分立架构：
     • 架构组成：PWM 控制器 → 独立驱动器 IC → 分立的上/下桥 MOSFET
     • 特点：设计灵活，成本可能较低，但寄生参数大，布局复杂，性能上限较低。多见于老旧或低成本设计。
   • b) DrMOS：
     • 架构组成：PWM 控制器 → DrMOS 器件
     • 特点：将驱动器、上桥和下桥 MOSFET 集成在单个封装内。这是当前的主流方案。
     • 优势：极大降低了寄生电感和电阻，允许更高开关频率，热性能更好，显著提升了功率密度和效率。
   • c) Smart Power Stage：
     • 架构组成：数字 PWM 控制器 ↔ SPS 器件
     • 特点：在 DrMOS 的基础上，集成了高精度电流监测和温度监测电路。
     • 优势：能向控制器实时上报本相的精确电流和温度，实现了真正的每相电流平衡和更高级的智能控制算法，是极致性能和可靠性的保障。

3. 滤波与输岀层：无源器件网络 负责对功率级输出的脉冲能量进行'平滑化'处理，降低电源纹波，并供电给 CPU。

   • 电感：与电容构成 LC 滤波器，其核心参数是 DCR 和饱和电流，每相一个。
   • 输出电容
     • Bulk 电容：通常是聚合物电容或 POSCAP，容值较大，负责处理中低频纹波和负载瞬态期间的储能。
     • 高频去耦电容：通常是 MLCC，ESR 极低，分布在 CPU 周围，负责滤除极高频率的噪声，并为 CPU 的纳秒级电流需求提供瞬时能量。

3.3 多相电源的工作流程

一个稳定的架构必须构成一个闭环。其工作流程如下：

• 指令下达：CPU 通过 SVID 等协议总线向 PWM 控制器请求一个电压。
• 功率执行：控制器产生交错的多相 PWM 波，驱动功率级开关。
• 能量滤波：功率级输出的脉冲电压/电流经过电感、电容滤波，变成平滑的直流电供给 CPU。
• 状态感知：远端电压采样点（在 CPU 插座旁）将 CPU 实际得到的电压反馈给控制器。近端采样则监测 VRM 本地的稳定性。同时，如果使用 SPS，每相电流也会被上报。
• 实时调整：控制器比较指令电压与反馈电压，并通过其内部的环路补偿器（如 PID）动态调整 PWM 的脉宽和相位，形成一个闭环控制，确保输出电压的精准和稳定。

4. 关键器件选型及要点

4.1 控制器

多相 PWM 控制器集成 ADC、DAC、环路补偿器、保护电路和通信接口（如 SVID, PMBus），其固件/配置决定了整个 VRM 的行为策略。

1. 选型要点：

   • 相数支持：必须匹配或略大于设计的目标相数。例如，设计一个 10 相 VRM，应选择支持 12 相或 16 相的控制器以留有余量。
   • 控制接口与协议：
     • 电压识别：必须支持 CPU 的电源管理协议，如传统的 VID 或现代的 SVID。
     • 系统管理：是否需要 PMBus/I2C 用于与 BMC 通信和系统遥测？
   • 控制能力与特性：
     • 开关频率范围：是否支持设计目标频率（如 300-800kHz）？更高的频率允许使用更小的电感和电容。
     • 智能特性：是否原生支持 NVIDIA 的 OVID、AMD 的 SVI 系列 或 Intel 的 IMVP 等特定技术？是否支持 AVP、DPS 等高级功能？
   • 反馈与采样：检查其 VSEN/IOUT 引脚数量和支持的采样架构，确保能实现远端和近端采样。

2. 服务器上常用的电源通信协议

   • Intel：SVID（Serial Voltage Identification）、VR12、VR13、VR13.HC、VR14
   • AMD：SVI2（Serial Voltage Identification Interface Version 2）、SVI3
   • ASIC、FPGA：AVSBus（Adaptive Voltage Scaling Bus，PMBus1.3）

3. 器件选型参考

4.2 DrMOS

1. 选型要点

   • 电流能力：关注其最大连续电流 和 峰值电流 额定值。通常每相会选在 30A-70A 范围内。确保在最高环境温度下仍有充足余量。
   • 关键性能参数：
     • 导通电阻：Rds(on) 直接决定导通损耗。值越低，效率越高，发热越小。
     • 栅极电荷：Qg 决定开关损耗。在高压侧 MOSFET 中尤其重要，Qg 越低，开关越快，损耗越小。
     • 品质因数：常使用 Rds(on) * Qg 来综合评估器件的性能。此数值越低，代表综合性能越好。
   • 热性能：封装的热阻 RθJA 和 RθJC 至关重要。低热阻意味着热量能更有效地传导到散热器和环境，允许更高的持续输出功率。
   • 智能功能：是否需要 SPS 的电流上报功能来实现精确的相位平衡和高级控制

2. 器件选型参考

• 同封装的可兼容，但电压型和电流型引脚配置有差异（电压型需要 VREF、VOS）。
• DrMOS 控制方式有电压型和电流型，电流型的稳定性更好且负载响应更快。
• Infineon、Renesas 等 DrMOS 的 VCC+VDRV 电压为 5V，设计电流为 60mA/相。
• MPS DrMOS 的 VCC+VDRV 电压主要为 3.3V，个别型号为 5V，设计电流为 60mA/相。

4.3 VR 电感

1. 选型要点

   • 电感值：通常在 0.2-0.5µH 范围内。值越大，纹波电流越小，但瞬态响应会变慢。需要在纹波和响应速度之间权衡。
   • 饱和电流：Isat 是核心参数。必须大于该相可能出现的 峰值电流（包括瞬态）。电感在电流接近 Isat 时会饱和，电感值急剧下降，导致纹波电流飙升和环路不稳定。
   • 温升电流：Irms 指引起电感温升达到特定值（如 40°C）的连续电流。它由 DCR 决定，代表了电热的连续处理能力。Irms > 每相平均电流。
   • 直流电阻：DCR 直接产生导通损耗。DCR 越低，效率越高。
   • 磁芯材料：铁氧体磁芯损耗低，但饱和电流也相对较低；合金粉末磁芯饱和电流高，但高频损耗可能稍大。

2. 器件选型参考

• 常用（优选）电感量为 100nH、120nH、150nH，对于不常用的电感量需要和厂家确认。
• 56 的 DrMOS 通常选择宽度 6mm 以上的电感，46 的 DrMOS 通常选择宽度 5mm 以下的电感。

4.4 TLVR

TLVR：Trans-Inductor Voltage Regulator，跨电感电压调节器，它不是替代普通电感，而是在其基础上增加了一个磁耦合网络，通过在多个相位电感之间引入一个可调的耦合系数，极大地优化了瞬态响应。

1. 工作原理 TLVR 通过在各个相位电感上绕制一个额外的、串联的次级绕组，并通过公共地形成电流回路，形成一个可控的磁耦合。 例如，当负载突然增加时，TLVR 通过磁耦合机制，不仅在该时刻导通的相位迅速增加占空比以增加输出电流，其他相位也因次级绕组耦合过来的变化电流快速导通瞬间，同时向负载提供电流。 它像一个'内部快速通道'，可以使其他相位提前感知到负载电流的动态变化，使输出电压的跌落（Undershoot）和过冲（Overshoot）显著减小。其响应速度远超传统 LC 滤波器和普通耦合电感。同时，由于瞬态响应得到质的提升，可以酌情减少主板上的输出电容数量（输出电容量可节省 30% 乃至更高），节省成本和面积。

2. 设计挑战

   • 复杂性：需要额外的绕组、电容和电阻，增加了设计和调试难度。
   • 建模与仿真：必须使用支持 TLVR 的仿真工具进行精确建模，否则难以发挥其优势。
   • 调谐：耦合系数需要通过外围的 R/C 网络进行精细调谐，以匹配特定的开关频率和负载特性。

3. 器件选型参考

5. 参考原理图设计

1. 控制器部分参考原理图设计，如下图

2. DrMOS 部分（RAIL2-单相）参考原理图设计，如下图

3. DrMOS 部分（RAIL1-十相）参考原理图设计，如下图

• 特别的，需注意 DrMOS 可能的漏电流情况（如 stby 模式下，VIN 至 VDD 漏电，需评估风险）。

6. Layout 要点

6.1 总体

1. 控制器与最近的 DrMOS 之间需保持最小 800mil 的距离
2. 控制器和所有 DrMOS 必须共享一个公共地平面

6.2 控制器

1. 尽量考虑控制器的厂家兼容方案和设计
2. VDD 滤波电容
   • 滤波电容需与控制器同一层，换层的过孔会增加 ESL 和 ESR 从而减弱滤波效果
   • 滤波电容距离管脚应在 70mil 以内
3. VREF/VD12 滤波电容
   • 滤波电容需与控制器同一层，换层的过孔会增加 ESL 和 ESR 从而减弱滤波效果
   • 滤波电容距离管脚应在 50mil 以内
   • 通过过孔在内层形成 shape，过孔要远离 12V 输入、PWM 等干扰信号
4. 散热 GND 焊盘
   • 散热 GND 焊盘下方不能是类似 DrMOS 的 12V 电源，以避免产生干扰
   • GND 过孔需远离干扰源（如 12V 输入）大于 40mil
5. 电流反馈信号 CSPx/VREF
   • 尽量减少换层
   • 需差分等长内层走线，上下两层为 GND 形成屏蔽
   • 换层过孔需远离干扰源，如 12V 输入、PWM、输出 MLCC 和输入 Bulk 电容的 GND 过孔、DrMOS 的 GND 过孔、SW 信号等
   • 避免参考层跨分割，所有电流反馈信号尽量走同一层
6. 电压反馈信号 VOSEN/VORTN
   • 尽量减少换层
   • RC 滤波靠近控制器管脚放置
   • 需差分等长内层走线
   • 反馈信号经过区分远近端反馈的 0Ω和 100Ω电阻换层后仍需走内层，0Ω和 100Ω电阻建议放置在 Bottom 层，以远离输出电感和 DrMOS；100Ω靠近 DrMOS 输出电感放置，0Ω一般靠近 CPU 放置（以便设置测试点）
   • 需远离任何干扰源，如 12V 输入、PWM、输出 MLCC 和输入 Bulk 电容的 GND 过孔、DrMOS 的 GND 过孔、SW 信号等
7. PWM 信号
   • 与电流反馈信号不同层
   • 远离干扰源，如 SW、12V 输入、输入电容 GND 过孔
   • 避免影响其他关键信号，规避电流和电压反馈信号的过孔、走线等
8. 输出电流、输入电压检测信号
   • 差分走线（如 sense 电阻无取样 pin，应选择 sense 电阻 pin 脚中部取样）
   • 远离干扰源，如 SW、12V 输入、输入电容 GND 过孔
9. TSEN 报警信号
   • 对于 RAIL1/RAIL2 共用 TSEN：所有 DrMOS 端 TSEN 连在一起后，单独一条线返回控制器
   • 对于分立 TSEN，PVCCIN RAIL 的 DrMOS 端连在一起后，单独返回；PVCCSA RAIL 的 DrMOS 端单独返回
   • 远离干扰源

6.3 DrMOS

1. 输入 Bulk 电容
   • 电容放置在 12V 与 DrMOS PVIN 路径上，均匀排布
   • 表贴封装，有充足的过孔
   • 不能紧贴 DrMOS，否则既影响 DrMOS 散热，又会抬高自身的温升
2. 输入 MLCC 电容
   • 小于 10uF 电容放置在 TOP 层，靠近 DrMOS 输入管脚
   • 10uF 及以上电容放置在 BOTTOM 层，每颗电容至少 2 个过孔
   • 输入 MLCC 的 GND 连接到 DrMOS 散热 GND 焊盘
   • 在第二内层布置一个 VIN 铜皮层，形成正/负/正的 PCB 叠层结构，以降低从输入 MLCC 电容器到 DrMOS 的寄生阻抗。确保内层的铜皮层至少覆盖封装下方和输入 MLCC 电容器旁边的 VIN 过孔
3. BST 回路
   • 与 DrMOS 同层，环路尽量小
   • 不要加测试点
4. SW 信号
   • DrMOS 的 SW 信号与电感正对，最短路径，仅需一层连接即可
   • 不要加测试点
   • snubber 可放置在 BOTTOM 层，其中的 SW 过孔需避开其他信号
5. VDD 和 VDRV
   • Bypass 电容尽量位于 TOP 层，靠近管脚，如需放置在 BOTTOM 层，也需靠近管脚放置
   • Bypass 电容的 GND 连接到 DrMOS 的散热 GND 焊盘
6. REFIN 预留滤波电容和 LSET（TI）&OCSET（Infineon）电阻
   • REFIN 预留滤波电容的 GND 不能直接连接至 DrMOS 的散热 GND 焊盘
   • LSET（TI）&OCSET（Infineon）电阻布局布线优先级相对较低，放置于对应 PIN 脚附近即可
7. 输出电容
   • VR 输出端：过孔放置于电感 Vout PIN 脚两侧，平行于电流方向（减少回流路径，提高效率），过孔不能阻断电流路径
   • CPU 端：Vcore 和 GND 过孔紧邻，减少回流路径和寄生电感
   • 输出电容规格选用 X6S 或者 X7R
8. 相位间距
   • 尽可能增大相邻相位之间的相位间距，以防止器件间的串扰噪声（9 毫米或更大）。
   • 在相位间距较紧凑的情况下，应调整控制器的相位驱动顺序，以最小化器件间的噪声耦合。

6.4 关键信号线宽、间距参考

7. 常见问题

7.1 精度问题

1. DC Loadline 精度偏差

   • 问题描述：实测的 V-I 曲线与预设的 Loadline 曲线不吻合。例如，期望重载时电压从 1.0V 降至 0.98V，但实际可能降至 0.97V 或 0.99V。
   • 根因分析：
     • 远端采样误差：VSEN 检测点与 CPU 实际电源引脚之间存在未被补偿的微小寄生电阻。
     • 电流检测误差：功率级（SPS/DrMOS）的电流镜增益或内部传感电阻存在固有偏差，或主板上的电流检测网络（如 DCR 传感的 RC 网络）容差过大。
     • 控制器量化误差：数字控制器的 ADC 精度和计算舍入误差。
   • 解决思路：
     • 校准：在控制器 GUI 中修正 Loadline 参数是直接有效的方法。
     • 硬件核查：确认 远端电压采样点 是否尽可能靠近 CPU 的 VCC_SENSE 和 GND_SENSE 引脚对；检查电流检测网络（如使用 DCR 传感）的 R/C 值精度和温度稳定性，或确认 SPS 的电流增益配置是否准确。
     • 系统级验证：使用高精度源表在 CPU 插座上直接施加负载并测量电压，与控制器报告的遥测值对比，以区分是传感误差还是真实调节误差。

2. 输入/输出电流遥测精度

   • 问题描述：控制器报告的 IIN/IOUT 值与高精度万用表或功率分析仪的实测值存在较大偏差。
   • 根因分析：与 Loadline 问题类似，根源在于电流检测链路的精度。
   • 解决思路：
     • 软件修正：在 GUI 中修正电流增益和偏移量是标准做法。
     • 硬件优化：优先选用内置高精度电流传感的 Smart Power Stage，其精度远高于主板上的 DCR 传感网络。

3. 保护机制误触发

   • 问题描述：OCP/UVP/OVP/OTP 在不该触发时动作，或在该触发时未动作。
   • 根因分析：
     • 阈值设置不合理：未充分考虑 CPU 的瞬时峰值电流（OCP）、动态负载下的电压摆动（UVP/OVP）和系统热模型（OTP）。
     • 噪声干扰：保护信号的检测路径受到开关噪声干扰，产生错误的触发信号。
   • 解决思路：
     • 精准配置：基于 CPU 的规格书和严格的压力测试（如 Prime95, Furmark）来设定阈值，并留出合理但不过度的裕量。
     • 增加滤波：在控制器的保护引脚（如 OCSET）或 GUI 中设置合理的去抖时间，避免因噪声毛刺导致误触发。

7.2 动态负载响应不达标

• 问题描述：在负载电流剧烈跳变时，输出电压的跌落或过冲超出 Intel/AMD 等规范的要求。
• 根因分析：这是一个系统性瓶颈，可能出现在能量供给、控制环路或信号完整性任何一个环节。
  • 能量供给不足：
    • 输出电容：总容量不足或 ESR/ESL 过高，无法瞬时提供/吸收足够的电荷。
    • 电容布局：关键的高频去耦 MLCC 距离 CPU 过远，寄生电感使其在纳秒级瞬态中'失效'。
  • 控制环路响应慢：
    • 环路带宽不足：补偿网络参数（PID）过于保守，无法快速响应。
    • 相位响应迟缓：动态相位管理策略过于迟钝，新相位启用太慢。
  • 布局与寄生参数：
    • Power/Ground Plane 不佳：阻抗过高，无法实现能量的快速全域分配。
    • 反馈路径受扰：VSEN 等敏感走线被噪声污染，误导控制器。
• 系统性解决思路（按成本排序）：
  • 首选 - 优化电容：
    • 更换容值大的电容，增加电荷储备。
    • 在 CPU 周围增加或更换为更低 ESR/ESL 的 MLCC，并确保其布局在最优位置。这比单纯增加容值更有效。
  • 调节控制参数：在 GUI 中适度增加环路带宽、优化 AVP 负载线或激活动态相位 shedding/adding 策略。但需注意，过度调节可能导致环路振荡。
  • 更换功率电感：更换为饱和电流更高、DCR 更低的电感，以提升单相电流输出能力。在极致追求下，可采用 TLVR 技术，从根本上改善多相之间的瞬态协同。
  • 改进 PCB 设计（成本最高）：若上述方法均无效，则问题可能根植于 PCB 的电源地平面阻抗或布局。这是最根本但也最难在后期修正的方案。

7.3 DVID 与电源状态切换问题

• 问题描述：在 CPU 切换电源状态或执行电压识别命令时，电压转换过程出现异常，如过冲、振铃或响应超时。
• 根因分析：
  • VID 转换速率不当：电压上升/下降的斜率（Ramp Rate）设置不合理，过快会导致过冲，过慢则不符合协议要求。
  • 环路模式切换失配：在不同负载条件下（如 Small Load），PS 状态切换时，控制环路（如从 PWM 模式切换到 PSM 模式）未能平滑过渡。
• 解决思路：
  • 精确配置 DVID 参数：在 GUI 中精细调整电压转换的 Slew Rate，确保其在各种负载条件下都平稳。
  • 验证全工况：必须在 PS1-PS0 状态切换、大/小 VID 变化、不同负载（尤其是轻载）等多种组合场景下进行测试，确保动态响应均符合规范。
  • 深入理解协议：仔细阅读 CPU 和 PWM 控制器的技术文档，确保所有电源管理特性（如 Autoshedding）的配置与协议要求完全一致。

7.4 轻载振荡与噪声

• 现象：系统在空载或轻载时，输出电压或开关节点出现低频振荡，或产生可闻的'吱吱'声。
• 根因：控制环路在轻载下相位裕度不足，或转换器在连续导通模式与不连续导通模式之间频繁切换。
• 解决：在 GUI 中启用或优化脉冲跳跃模式、突发模式 等轻载效率管理功能。

7.5 电磁干扰超标

• 现象：系统无法通过 EMC 测试，在开关频率及其谐波处出现辐射或传导发射超标。
• 根因：高频开关回路面积过大；输入滤波不足；屏蔽不佳。
• 解决：
  • 优化 MOSFET、输入电容的布局，减小热回路面积。
  • 加强输入端的π型滤波。
  • 为功率级（SPS/DrMOS）添加屏蔽罩。