6 层高速 PCB 设计：立创逻辑派 FPGA-G1 开发板基于立创 EDA 的学习笔记

5. 通信与显示接口

• HDMI 接口： 通过 HDMI 编码芯片将并行 RGB 信号转换为 TMDS 串行信号。
• USB 接口： 连接 ARM 控制器。

二、原理图导入以及快捷键设置

1. 原理图导入以及电源树模型画法

在嘉立创 EDA 专业版中，新建页面命名为'电源树'。导入官方原理图后，分析电源源头 (通常为 5V_IN)，绘制电源树模型，记录各电压轨的电流需求。

2. 元件区域分布

全选器件，点击布局->元件区域分布，使元件规范整齐。

3. 立创开源广场导入 DXF 文件

从立创开源硬件平台获取 DXF 结构文件，导入到 EDA 文档层，确定板框尺寸及固定位置。

4. PCB 板框设置

将 DXF 线条转为板框层，打开 3D 预览确认板子大小。

5. 快捷键设置

导入官方提供的快捷键配置文件，提升操作效率。

6. 元件区域分布

按模块进行初步布局：

• FPGA 区域： 使用 Shift+X 交叉选择，集中放置。
• DDR3 区域： 靠近 FPGA。
• JTAG 下载口： 放置在元件边。
• 晶振及指示灯： 靠近对应芯片。
• HDMI 区域： 靠近接口。
• MCU 模块： 独立区域。
• 电源区域： 靠近电源芯片。

7. 合并 DRX 文件

DXF 包含顶层和底层，需镜像对齐，确保定位孔重合。

三、元件的预布局

遵循先大后小原则，先放大器件 (CPU、DDR、接口)，小器件后续调整。

• FPGA 预布局： 居中摆放。
• DDR 预布局： 保证飞线顺畅。
• MCU 单片机： 靠近晶振。
• Flash 及晶振： 有源晶振需供电，电容靠近引脚。
• 数码管： 方便布线即可。

四、元件模块化布局

1. HDMI 布局布线要点

ESD 器件靠近端子，电容二极管靠近接口，GND 设置为灰色便于识别。

2. MCU 模块布局

复位电路靠近复位引脚，晶振已固定则无需调整。

3. TF 屏幕底座

滤波电容放在 3.3V 位置，管脚对齐。

4. MCU 测试点及电容

每个 3.3V 电源对应一个滤波电容，测试点合理布局。

5. DLink 下载口

抓取电容及测试点，布局剩余元件。

6. RGB 灯

按照飞线进行布局。

7. 功能按键

按键固定，调整周边保护电路元件。

8. TF 卡 ESD 器件

防止静电，ESD 器件靠近接口。

9. JTAG 下载口

模块抓取，根据飞线位置布局。

10. 电源指示灯

找 3.3V 位置放置，走线困难再调整。

11. NOR Flash

电阻电容布局，顶层器件过多可放底层。

12. 三色 LED 灯

以底部为基准布局，与晶振对齐。

13. 按键保护电路

元件布置在按钮边上。

14. FPGA 上拉和下拉电阻

根据飞线暂时放置，测试点等电源模块布局时再调整。

15. DDR 模块的摆放

• RRD 元件布局规则： 单片靠近 CPU，两片对称。滤波电容靠近引脚。
• 端接电阻： 串联端接放 CPU 端，并联端接放 DDR 端。

16. DCDC 电源模块布局

• 布局规则： 主干道 (5V/3.3V) 紧凑，电源路径短。电感垂直放置。反馈路径清晰。
• 实施： 3.3V、1.5V、1.0V 电路分别抓取，复用布局。

17. TYPE-C 输入

优先摆放 5V 输入元件，经过 ESD 器件及滤波电容，差分元件对齐。

18. 总体电源布局

• 1.5V 布局： 输入输出回路电容抓出，贴引脚放，打孔连接。
• 1.0V 布局： 复用 1.5V 布局，相邻电感垂直摆放。
• 3.3V 布局： 最终布局，放置 DDR 模块电源。

19. DDR 模块电源布局

• 电源布局： VREF_DRAM 靠近端接电阻。输入输出电容抓出。
• 3D 预览： 检查布局合理性。
• 排针模型： 调整 Z 轴高度及旋转角度，避免影响拓展板高度。

五、PCB 层数分析及叠层设置

1. 层数及叠层选择

DDR 频率最高，飞线最密。六层板提供三个走线层，满足需求。

2. 6 层板叠层方式

方案一：Top, GND, Signal, PWR, GND, Bottom。两个 GND 吸收噪声，电源 GND 连接吸收电源噪声。 方案二：假八层，四个走线层，需注意串扰。 本设计暂定方案一。

3. 确定叠层方式及设置

修改层数为 6 层，直接铺铜。

六、阻抗的设置

1. 了解特性阻抗

传输线与平面之间形成寄生电感电容，产生阻抗。高速线路需考虑寄生参数。

2. 不控阻抗的影响

信号反射、串扰、时序错误。

3. 特性阻抗的分类

• 差分阻抗： 如 USB 90Ω, HDMI 100Ω。
• 单端阻抗： 如 DDR 50Ω。

4. 阻抗的计算

使用嘉立创阻抗计算神器，根据板厚 (1.6mm) 计算线宽。

• 50Ω： 线宽 4.3mil。
• 90Ω： 差分对设置。
• 100Ω： 差分对设置。

5. 安全间距设置

最小安全距离设为嘉立创支持的最小值，过孔尺寸控制在免费范围内。

6. 电源网络类

添加电源网络类，加粗电源线，绑定电源规则。

七、差分对规则设置

1. 差分对规则设置

手动添加多对差分对规则，命名如 FPGA_IOT24。

2. 自动生成 USB 及 HDMI 差分对

点击自动生成，改为 N,P，选中所有差分对应用。USB 设为 90Ω。

八、FPGA 扇孔以及 FPGA 滤波电容的摆放

1. FPGA 扇孔

右键元件->扇出布线，类型新增，完成扇出。

2. 滤波电容的摆放

• 1.0V： 一大一小电容为一组，连接上，调整过孔位置。
• 3.3V： 抓取 Bank3 的 3.3V 放置电容。
• 1.0V： 抓取 Bank7 引脚放置电容。

九、DDR3 模块扇孔及 DDR3 级联电阻，滤波电容

1. DDR3 扇孔

找到 DDR 模块，扇出布线。

2. 滤波电容 1.5V

尽量一个管脚匹配一个电容，VREF 也塞入。

3. 级联电阻

抓取级联电阻，连接到一起，顶层填充区域方便连接。

十、HDMI 扇孔及电源

1. HDMI 扇孔

连接其他线，差分对连接，GND 和差分线打出过孔，电源打出过孔。差分伴随地过孔复制粘贴。

2. 电源

5V 电源补上铜皮，补地过孔屏蔽高速信号。

十一、MCU 扇孔处理

1. MCU 扇孔

电源线连接后打地过孔，测试点放上过孔。

2. MCU 晶振处理

连接晶振，包地处理。

3. LED 灯

电源线加粗，绕线完全连接。

4. 功能按钮

打孔。

5. LCD 屏幕

扇出孔，调整过孔，交叉管脚打两排孔。

6. TF 卡及 ESD

调整飞线位置和距离，短线链接完成。

十二、FPGA 外设模块扇孔

1. 功能按键

扇出地过孔，与 FPGA 扇出布线，串联形式，每个 GND 留回流孔。

2. FPGA 晶振处理

包地，晶振线加粗。

3. Flash 模块

基本完成，微调布局连接。

4. 数码管

拉出线，拉成一排，依次连接扇出过孔。

5. JTAG 接口电源及测试点

5V 电源填充，GND 填充，测试点连接，远处信号线打过孔扇出。

十三、电源模块的扇孔

1. 电源模块布局规则

铺铜处理，打孔过流，电感下面挖空防干扰。

2. 电源 5V

多给几个扇孔，铺铜多加地过孔，包地处理，差分线初始，5V 电源 GND 填充。

3. 电源 3.3V

输出 3.3V 填充，输入电感填充，增加地过孔，包起来，连接反馈。

4. 电源 1.0V

电感旋转删除报错填充，重新填充，1.0V 电源填充，镜像包裹 GND，连接反馈。

5. 电源 1.5V

复用布局布线，复制填充区域，扇出，对齐，填充。

6. GND 以及供电电路

GND 回流填充，供电一块铜皮，电源模块线加粗，打好孔，输入铺铜，连接，调整回流孔和电源圈起来填充。

十四、DDR3 模块布线规范

1. DDR3 模块布线规则

特性阻抗：单端 50Ω，差分 100Ω。DDR 差分线三对 (时钟、LDQS、UDQS)。数据线分高 8 位、低 8 位。设置 3W 规则。

2. DDR3 高 8 位数据地址线

正负线，LDM，低八位所有线，高 8 位所有线。ADDR 地址线颜色区分，安全间距 3W 规则。

3. DDR3 低八位数据地址线

更改颜色，打开飞线。

4. ADDR 地址线

更改颜色，安全间距 3W 规则，D0-D7 也是 3W 原则。

十五、DDR3 布线

优先走第三层，参考地层。先从低 8 位开始布线。

1. 低八位地址线差分对布线

第三层优先走差分线，布线模式调成忽略，强行连接，调整过孔位置。

2. 高八位地址线差分对布线

调整过孔，改正 DRC 错误，调整地址线走线，修改连线。

十六、HDMI 布线

打开飞线，更改网络颜色。直接拉过来发现交叉，FPGA 输管脚有电容放在 3.3V 输出滤波。孔扇出到中间，调整过孔为 N,P 一对。不断调整过孔走线。

十七、FPGA bank 线

1. 总览

每个 bank 做等长调节。Ctrl+R 打开飞线。Bank 4,5,6,3 已扇出 (DDR 线)。

2. Bank0-信号线布线

设置网络类，颜色。引出管脚做等长调节。新加网络类起名 bank0，加入网络。设置颜色。阻碍地电容调换位置。两队差分对换层。修改约束条件，创建约束区域。

3. Bank-7 信号线布线

截图对照添加网络，更改颜色，打开飞线，处理回流地过孔，修出来方便走线，先连接报错不管，以后修理。

4. Bank-1 信号线布线

悬浮对照导入，添加完成，打开飞线，调整过孔，先走完线，等长调节时改 DRC。

5. Bank-2 信号线布线

分类添加，LVDS 高速，单端处理。添加完成，打开飞线，FPGA 内满足不了 3W，外面尽量满足。

6. Bank-3 信号线布线

依次加入，IOR35 是板内线不需添加。设置颜色，打开飞线，FPGA 内无法 3W，外面尽量满足。妨碍电容放电源输入，拉出线。

十八、MUC 和 FPGA 杂线处理

打开所有飞线，关闭电源和 GND。大多数飞线集中在 FPGA 上方，优先级不高，保证连通。除电源外基本布置完成。

十九、电源连通性处理

1. 总览

5V, 1.0V, 3.0V, 1.5V 重要电源。第 3 层信号参考第 2 层，第 4 层信号参考第 5 层。

2. 电源 5V 连通性处理

第四层铺铜，板框边走一圈地。铺铜区域最小优化宽度 5mil，直连。铺铜间距修改。Shift+B 重建。底层多出走线加填充区域，添加 10mil 斜角，多个过孔。40mil 线拉到底下 5V 输入，距离板框地过孔距离，包地处理，填充。

3. 电源 1.5V 连通性处理

第四层处理不完用第五层。先铺铜再分割。第四层有导线包裹起来。修补让 1.5V 全连接。

4. 电源 VREF 连通性处理

连接 VREF 电源。

5. VTT_DRAM 连通性处理

绕开信号线，补充地过孔，修改铜皮，防止干扰重要线，两个过孔，0.3 过孔足够。修改铺铜区域不影响信号线。

6. 电源 1.0V 连通性处理

底层走线，包地处理，铺铜。选中两个铺铜区域布尔运算合并。妨碍铺铜电容拿到电源输入地方。最后一个 1.0V 选中区域铺铜合并。

7. 电源 3.3V 连通性处理

第五层电源层整版铺铜为 3.3V。修改 1.5V 内未铺上的。铺铜区域圈起来。铺铜管理器，优先级最高。修改让 3.3V 都铺铜完成。

二十、PCB 布线，布局，电源等优化

1. DDR3 的 DRC 报错

修改修改，修没 DRC 报错，等长调节。

2. 电源优化

（1）Bank-7 布线优化

第三层修完，修第四层。避开晶振信号。

（2）第三层信号层布线优化

修剩下的线。避开晶振和电感。修改 DRC。调节方便等长调节。新建约束区域，改为 100ohm-BGA，FPGA 内部 4 对 4 差分布线。

（3）剩余飞线处理

十根飞线处理，电源飞线。小的飞线连接。剩下电源线处理。1.5V 滤波电容未连接，填充，3.3V 包裹进来。修改 5V 铺铜，通道太小。改变 1.5V 过孔位置方便 3.3V 铺铜。3.3V 铺铜处理，修正细的地方。完整铜皮足够大。

（4）GND 飞线处理

除了 GND 基本完成。第二层对地铺铜。地过孔最后修正，先差分对等长调节。

二十一、DDR3 数据线时序等长

1. D0-D7 低八位地址线时序等长

（1）新建等长网络组

（2）添加 D0-D7 地址线

D0-D8，DQS，LDM。

（3）等长要求

最长 878.2mil，DDR3 等长范围±10mil。

（4）设置等长规则

最大 850，最小减 10mil。

（5）应用规则

保存，找到网络规则应用。开始优化。

（6）设置等长网络组规则

布线，等长调节。Tab 参数设置，3W 原则，线宽 4.3，间距 12.9。

（7）差分线等长调节

差分对误差 5mil。先调节差分对。

（8）差分对等长调节

（9）差分对等长调节规则

专门有一个差分对等长调节。Tab 参数，保证 3W 间距。

（10）差分对时序等长调节

D0-D7 数据线等长完成。大多数在 840mil 左右。

2. D8-D15 高八位地址线时序等长

（1）新建等长网络组并添加 D8-D15 高八位地址线

最长 650mil，最短 200 多 mil。

（3）等长要求

新建 D8 到 D15 网络新规则。设置最大最小值。最长差分不用调整。最短 200 多 mil 需调整过孔。

（4）新建等长网络组

（5）添加 D8-D15 高八位地址线

一共十一根线。

（6）应用规则

应用规则。

（7）差分线误差调节

改为差分对一样长。一根一根修线。最短的线利用空间。

（8）单端线及差分对时序等长

微调都在范围内。能包地的包地处理。

3. 地址数据线时序等长

（1）添加焊盘对组

地址线有端接电阻，等长不算电阻线。添加 T8 焊盘。搜索添加。不要选带 R 的。一共 14 根地址线 A0-A13。BA0-BA2。WEN 读写。

（2）删除多余连接导线

先删除上面的线，不等长会占长度。

（3）时序等长进行优化

找最长的线看能否优化短了。不好优化短了就沿着线向上或向下修理。下方那根 598，最长 875-25=850，修到 850mil。符合差分对规则，长度调整。利用空间，不妨碍别的线。预留红色线足够时序等长空间。一根接着一根找，单端好调节。一层一层调节。地址线基本在 870mil 左右，最小差分 867mil，最大 872mil，差 5mil，要求 25mil 满足。调节完成，连接电阻。

（4）端接电阻的连接

连接上线路。完成 DDR3 地址线时序等长。差了一个复位信号没加焊盘，全部线一根一根调整，加入后符合范围。

二十二、HDMI 信号线时序等长

1. 避开电感和晶振

修理一下线，电感敏感器件，差分不要在电感内部走。避开大电感。

2. 添加等长网络组

添加等长网络组。选择 LVDS 所有线。最长 2100mil，最短 1241mil。

3. 差分线误差调节

先调整差分对误差。

4. 新建网络组

新建网络规则。最长 2122.6mil，最短 1279mil。设置最大最小。

5. 应用网络组

网络规则应用。

6. 差分对时序等长调节

依次进行差分对时序等长调节。误差在 3mil 左右完成 HDMI 接口 LVDS 信号线时序等长调节。

二十三、FPGA-BANK 信号时序等长调节

1. FPGA-BANK-0 信号时序等长调节

有的信号差距非常小。bank 线按 20mil 左右误差等长。实时长度可见，可不设等长网络组。最短线放第四层，底层让出来。保证不切割 5V 电源。最短差分多绕线，合理范围，再等长调节。差值很好调整。调整这两对差分线符合长度。

（1）差分线和差分对调节以及 3W 间距

先让差分对相等，再时序等长差分对长度。满足 3W 间距 (12.9mil)。FPGA 里面不好走，外面一定要满足。差分最好四倍间距。绕完之后再布线和布局优化。最短线 2549.3mil，最长 2552mil，差 3mil 符合规则。bank0 线时序完成。

2. FPGA-BANK-7 信号时序等长调节

对照左边网络组等长调节。最长在底层。大多数长的在这一层。

（1）差分线及差分对和 3W 间距

先等长单个差分，再时序等长差分对线。最重要的还是 3W 间距。下面的三对差分完成，1847mil 左右。接下来调别的差分。第三层差分对调节，时序等长。所有 bank0 线基本 1847 左右差值不过 1mil。bank0 差分对线时序等长完成。高速线必须避开晶振，其次保证 3W 间距。

3. FPGA-BANK-1 信号时序等长调节

按照最短先去等长。先调节差分对误差，再去差分对时序等长。缩小差分对误差。bank1 线基本在 923mil 到 924mil 之间，bank1 线时序等长完成。等长 bank3 线。

4. FPGA-BANK-3 信号时序等长调节

（1）bank3 信号线修线

最长 1295mil，最短 711mil，堆在一起不好调整，往外面修线。调整过孔位置。重新走线，短的线去外面绕圈。

（2）bank3 信号线时序等长

（3）3W 间距

顶层 bank0 时序等长完成。合理利用空间，满足 3W 间距。第三层剩余 bank0 时序等长。找最短这根。合理利用空间，满足 3W 间距。顶上难走的线绕一绕。时序等长调节时候，离同网络远一点，找别地方等长。修改最开始等长的线，紧凑一点不要太松散。最长线 1295.5mil，最短 1294.5mil，差 1mil 符合标准。等长 BANK2 线。

5. FPGA-BANK-2 信号时序等长调节

（1）3W 间距及避开电感

找到最短这一根等长调节，注意 3W 间距。避开电感。不能忘记 3W 间距。调节时候避开电容＋3W 间距。改一下，尽量把等长都在一个区域内。最长 1513.8mil，最短 1513mil，差 0.8mil。慢慢微调，满足 3W 间距。调整这根线，完全避开电感。

（3）避开晶振

电感和晶振区域没有走线，符合要求。晶振禁止铺铜处理。

二十四、TF 卡信号线时序等长

1. 添加 TF 卡的网络类

TF 卡需要时序等长，4 个信号，SPI 协议。添加新网络类。

2. 把 TF 卡的 SPI 信号线加入网络类

原理图看看哪几个信号。网络类把需要添加的网络加进去。搜索 SPI2，加入网络类。

3. 应用 3W 设计规则

设计 - 设计规则。找到网络规则，安全间距。TF-CARD 中驱动 3W 规则。

4. 修改顶层线以便满足 3W 间距

修理一下线，驱动 3W 规则，保证没有错误再进行等长调节。

5. 时序等长调节

依旧找到最短，从最短开始调节。尽量在一个地方给他等长调节完成。TF 卡信号线时序等长调节完成，SPI 协议线误差 50mil 左右。都是 1233mil，只有一个是 1231mil。

5.TF 卡 SPI 协议线的注意事项

SPI 只有四根线很好等长。DAT1 和 DAT2 连接的话也需要时序等长。线基本上都完成了。

6.PCB 展示

布线基本完成，后期处理，缝合地过孔和优化 PCB，修改 DRC 问题。

二十五、缝合地过孔的添加

1. 缝合地过孔属性设置

信号线挤满，板子外围添加一圈缝合地过孔。放置 - 缝合孔 - 线条。一条边一条边打。选择网络和间距。

2. 缝合地过孔添加

绕着板框铺铜一圈。有的地方有，有的没有，自动忽略 DRC 报错。手动添加，复制逐个添加。有报错先忽略。

二十六、PCB 的 DRC 检查

修整 DRC 时候，一个一个错误修改。

1. 导线错误

检查 DRC 一个一个错误修改。Shift+B 重建铺铜区域减少错误，调整。因该是 4.1mil 结果用了 4mil，重改为 4.1mil。差分线 100ohm 是 4.1mil，50ohm 是 4.3mil。

2. 线宽错误

再次检查发现 177 个错误，慢慢修改。查找发现好多错误是因为线宽问题可能连接时候未驱动规则，再改一下。

3. 间距错误

（1）约束区域的添加

之后只有 67 个错误，依次改正。这个错误需要添加约束区域，空隙太小，放置约束区域。选择矩形。安全间距选择默认。点击检查 DRC。错误清除了。

4. 贴片焊盘到挖槽区域错误

这四个错误是重要的。器件非金属，无电气属性。空间只能贴在一起。不用管，管理报错可放置约束区域。设计 - 设计规则。添加 TF-机械孔安全间距设计规则。看到错误是贴片焊盘到挖槽区域。将挖槽区域全部改为 0mil 就不会报错了。放置约束区域。放置在顶层，安全间距选择 TF-机械孔。

5. 板框到贴片焊盘错误

（1）解决办法 1

右面同理。再次检查 DRC 发现消失。查找数据手册。这两个孔无电气属性，单纯固定作用，不会穿过。错误一样，添加约束区域。板框到贴片焊盘，修改 TF-机械孔规则，板框到贴片焊盘距离改为 0mil。放置约束区域。一定要把焊盘包裹住，选择约束区域为底层。

（2）解决办法 2

如果约束区域不起作用，修改元件封装。计算将焊盘改为 2.1mm 长度，宽增加到 2mm。ctrl+s 保存封装。也不会报错了。

6.GND 错误

直接重建所有铺铜区域。一个两个的错误单独找到修改。

7. 削去尖角

再次检查 DRC，错误消失。3.3V 填充区域尖角修理掉。放置禁止区域。禁止铺铜。Shift+B 重建铺铜区域，修理掉。

8. 包地处理

USB 差分线，能包地处理最好包地处理，减小信号串扰。所有 GND 连接后再次检查 DRC 发现没有错误。0 错误。PCB 优化，铜皮修正，完事打板子焊接，测试。

二十七、PCB 最后的优化

1. 检查前总览

1. 高速信号线是否等长。
2. 包地是否处理好。
3. 电源平面是否完整信号有没有划分割，载流能力是否足够。 调整完所有后再次 DRC 检查，确保没问题。导出 Gerber 文件然后制作。

1.DDR3 地址线检查

虽然是差的很多，但加入了端接电阻。看焊盘对，差的不多在 25mil 误差范围内。

2.Bank-0 信号线检查

第三层，参考第二层 GND，不用担心跨分割。左边长度误差 3mil 左右，小于 20mil 范围，符合设计。

3.Bank-1 信号线检查

第三层线，部分在 FPGA 内，无法满足 3W 间距。外面尽可能满足。左边满足 20mil 差值。测量一下是否满足 3W 间距，不满足再调整。

4.Bank-2 信号线检查

单端，第三层，不需要考虑划分隔，完整参考平面。左边误差 5mil 范围内，控制很好。

5.Bank-3 信号线检查

左边误差控制在 1mil 左右。第三层线，不需要考虑划分隔，完整 GND 参考面。

6.Bank-7 信号线检查

两层，第三层不考虑，看第四层。第四层 bank7 线基本在 3.3V 电源范围内。左边误差基本 5mil 左右，符合误差范围。

7.DDR3-D0-D7 低位地址线检查

第三层不考虑电源切割，左边控制在 5mil 误差范围内，符合规则。

8.DDR3-D8-D15 高位地址线检查

底层，也在 3.3V 范围内，不需要电源分割，左边长度控制在 2mil 范围内，符合规定。

9.TF 卡的 SPI 协议线检查

左边误差 2mil 左右符合范围，顶层有第二层 GND 层参考。

10.电源载流能力检查

最大电流 2A。2A 的话 12/0.3 过孔打两个就够了。

（1）5V 电源载流检查。

5V 电源过孔基本都在两个以上。窄的地方拉开一点，更多通道，提升载流能力。下载口 5V 输入调整线宽为 40mil，增大载流能力。加入一个通道，三条线宽 45mil 够电流通过。全部铺铜，更大增加载流能力。能加宽就进行加宽。

（2）5V 输入后 1.0V 输出检查

5V 输入后 1.0V 输出接着来看。检查完没问题后改为铺铜区域和上面铜皮合并。关闭制造优化。关闭后可以加宽铺铜区域，否则 FPGA 里面区域铺铜过不去大电流。为了美观。

（3）1.5V 电源检查

检查 1.5V DDR 电源，3.3V 有电源层最后再看。通体电源层，注意所有 DDR 信号线有没有在完整 3.3V 范围内。主要看第四层，完整参考电源平面。发现 DDR 线在完整 3.3V 范围内，bank7 线也在，说明没有跨分割。

（4）1.5V 电源修改

更新 1.5V 铜皮使其不会跨分割信号线。修改 1.5V 铜皮沿着轮廓重新铺一个。沿着轮廓放着就好。一定要把信号线全部包括进来。放置整体铺铜区域。

（5）3.3V 电源检查

3.3V 是整版电源，好检查。整版铜皮基本够宽度。

（6）3.3V 电源修改

来到底层，把电源换个位置。放置铺铜区域。关闭优化。用地线包裹起来我们的电源，因为 DDR 电源非常重要。给上几个导流孔。确保导流孔在 3.3V 范围内。

11.GND 铺铜检查

（1）顶层 GND 铺铜

顶层一圈 GND 铺铜，注意不要在电感底下铺铜。铺铜到板框距离修改为 15mil。顶层对地铺铜完成，元件密集，对外围进行铺铜处理。

（2）第二层 GND

一整层 GND，不用修改。

（3）第三层 GND 铺铜

第三层放置整板铺铜，DDR 走了很多线，可以包地处理。看到 DDR 区域有很多碎铜，消除掉，沿着 DDR 区域放置禁止区域。清理完碎铜。边上能补上的尽量补充上。这块修正，放置禁止区域，禁止铺铜。能包上地的暂时不修理，只修理不能包地的尖角铜，这种尖角铜和碎铜会影响信号质量，需要处理。有尖角的一定要去修理。注意不要放错，放置为挖槽区域。清理碎铜皮。这里也是一样，可以包地的包地处理，不去动他，不能包地的清理掉。上面的线一样进行禁止铺铜。这一层完成，接下来到第四层。

（4）第四层 GND 铺铜

先进行一个整版的铺铜，再修整尖角铜。先全部禁止，再修整边边角角。能包地就进行包地处理。完事修理一下。在底下补充一圈包地，放置信号干扰，以及回流。第四层 GND 铺铜完成。

（5）第五层为电源层无需对 GND 铺铜

（6）底层 GND 铺铜

先在底层整体铺铜，再修改。先调整大的区域，小的区域慢慢改。能包地的都进行包地处理。调整一下线，让 GND 区域可以把线包裹起来。还要确保板子周围有一圈地。电源处理完成，再次 DRC 检测，修线过程中有没有出现错误。

11.DRC 检查

发现不小心挪动了孔位，一个一个修理。最后 DRC 检查会发现 0 错误了。电源检查完了，等长检查完了，GND 优化了，尖角铜处理了。电源载流能力，容量，板边包地也完成了。

12.各层板边包地处理。

电源层也需要一圈地过孔，防止电源受到干扰。Shift+B 重建铺铜区域。相当于电源层内缩。

13.再次进行 DRC 检查

14.调整元件位置

检查 DRC 没有问题，丝印操作。PCB 板子基本完成。TF 卡底下元件调整出来，影响 TF 卡座安装。卡座下不要有元件。排针的电阻也是，要远离排针，方便安装。

15.再次进行 DRC 检查

最后再检查一遍 DRC。发现没有问题了。

二十七、丝印的添加

1.顶层丝印

（1）排针丝印添加

顶层排针引线丝印添加。

（2）HDMI 丝印添加

HDMI 丝印添加。

（3）USB 接口丝印添加

USB 接口。

（4）电源测试点丝印添加

测试点的引出。

（5）功能按键丝印添加

按键控制丝印。

（6）LED 灯丝印添加

LED 丝印。

（7）JTAG-下载口，TFT 屏幕座丝印添加

JTAG-下载口，和 TFT-屏座丝印。

（8）boot 和 res（复位）按键丝印添加

boot 按键和复位按键。

（9）电源指示灯丝印添加

电源指示灯。

（10）MCU 单片机测试点丝印添加

测试点。

2.底层丝印

（1）下载口和 TF 卡座丝印添加

下载口和 TF 卡座。其余没用的丝印删除。

（2）自己的图片丝印添加

底层空间很大，添加自己喜欢的。

二十八、PCB 全部展示。

1.顶层展示

2.第二层——GND 层展示

3.第三层——信号层展示

4.第四层——信号层展示

5.第五层——电源层展示

6.第六层——底层展示

7.3D 预览图顶层展示

8.3D 预览图底层展示

OCB 板子画完了。立创 - 逻辑派-FPGA-G1 开发板，就完成了。接下来进行 PCB 下单以及资料准备。

二十七、Gerber 制版文件导出。

1.总览

1. 导出 3D 模型文件。
2. BOM 表。
3. Gerber 文件，打 PCB 板子使用。
4. 辅助焊接工具。

2.辅助焊接工具

辅助焊接工具位置。左边元件，右边电路板 3D 模型。可以看到所有元件位置。勾选代表已经焊接。右面 PCB 标明。勾选已焊接只显示已焊接元件。

3.SMT 坐标文件

SMT 贴片坐标文件，供 SMT 贴片使用。导出选项导出。

4.PCB 生产说明

制板信息，比如阻抗线路，阻抗线宽线距。有阻抗就需要说明，板厂才会按阻抗线宽制作。

5.Gerber 文件的导出

（1）创建 Gerber 文件夹

首先创建 Gerber 文件夹。

（2）导出 3D 模型

导出 3D 文件。时间可能有点长。螺丝孔及测试点不需要绑定 3D 模型，直接点击处理完成，继续导出。放在 Gerber 中。

（3）导出物料清单

导出物料清单。

（4）导出 BON 表

导出 BOM。选择 Gerber 文件夹。

（5）导出 PCB 制版文件

导出 PCB 制版文件。导出 Gerber。是，检查 DRC。DRC 没有错误直接导出，Gerber 文件夹。

（6）导出辅助焊接工具

导出离线模式。进来之后点击离线。点击确定。保存到 Gerber 文件夹。

（7）导出源文件

保存文件。可以设置密码。保存在 Gerber 文件夹。

（8）导出 SMT 坐标文件

导出 SMT 贴片坐标文件。默认就行。放在 Gerber 中。

（9）导出 PCB 坐标信息

先将单位改为毫米。然后点击导出，导出 PCB 信息。可以看到 PCB 信息。根据信息进行填写。因为有 FPGA 所以建议做沉金的。线宽是自己调整的，不添加嘉立创阻抗计算神器截图。要是按照嘉立创制作的，一定要添加截图。线宽阻抗在右边写上，还有参考层信息，以及参考的哪一层。线宽线距在设计规则里面。50ohm 是 4.3mil 线宽。100ohm 是 4.1mil 线宽。线距是 7.9mil，满足 3W 间距。90ohm 线宽是 4mil，线距是 5.3mil。最后把所有网络颜色更改为默认颜色，方便板子好看。

二十八、PCB 下单。

1.打开嘉立创下单助手

点击嘉立创下单助手。

2.领取优惠卷

来到用户中心-PCB 免费券。领取 6 层沉金免费卷。

3.上传我们的 Gerber 文件

上传 Gerber 文件。等待检查完成。

4.选择板子层数

选择 5 块板子数量。点击立即下单。

5.PCB 板材质选择

选择 FR-4 材质。

6.其他详细信息

板子详情信息。只写出与 2 层板不同的地方。不需要 - 单片 -1.6-不指定。层压顺序看自己，都可以，选择不清楚，厂家确定。选择需要阻抗，免费的±20%。选择别的颜色会加钱，绿色免费用卷。盘中孔，过孔塞树脂 + 电镀盖帽。选择沉金，FPGA 推荐沉金，高速信号线，沉金更好耦合抗干扰及焊接。默认就好。孔径特意设置免费规则。怕刻字影响丝印，可以自己指定位置添加。最后使用 PCB 免费券。如果出现弹窗说明选择别的颜色板子，得改为我们绿色板子。这样子就是免费的了。有钱充足情况下可以选择 SMT 贴片，器件多且封装小，手动焊接很难。

7.免费券限制

提交订单时候还会看到提示，跟着提示照做。到这里 6 层板就完成了。基于立创 EDA 的逻辑派-FPGA-G1 开发板我们就画完了，这块板子我画了 6 天也是很长的时间，而且笔记内容大概在三万多字左右，大家可以看看我的笔记，有不会的，可以定期看一下，巩固一下内容，毕竟温故而知新嘛。

三十、总结心得

使用立创 EDA 绘制像立创 - 逻辑派-FPGA-G1 这样的 6 层高速板，确实是一次非常锻炼人的经历。

1.电源树分析与 DCDC 布局

（1）绘制电源树

明确从 5V 输入到 3V3、1V5、1V0 等各级电压转换路径。理清电源流向，为后续电源模块布局和载流能力评估打好基础。

（2）DCDC 电源模块布局要点

• 紧扣 Datasheet： 务必下载电源芯片 datasheet，严格按照官方推荐布局布线要求操作。
• 紧凑布局，先大后小： 电源路径尽量短，减少寄生参数。滤波电容遵循'先大后小'原则。
• 关注回流路径： 输入、输出、反馈三个主干道回流路径越短越好。开关电源主回路与控制回路之间，单点接地。

2.高速信号与阻抗控制

• 差分走线是重中之重： 像 HDMI、USB、DDR 时钟这类高速差分信号，必须严格控制阻抗 (例如 HDMI 差分 100Ω，USB 差分 90Ω)。
• 等长与间距并重： 以 HDMI 为例，4 对差分走线，对内等长误差建议小于 5mil，组间 (对间) 误差建议小于 10mil。同时，与其他信号线间距保持至少 15mil，以减少串扰。
• 为 BGA 扇出与内层布线做准备： FPGA 的 BGA 封装引脚密集，扇出阶段就要规划好内层布线。借助嘉立创 EDA 的差分规则，在扇出时就直接应用预设的线宽线距。

3.布局、层叠与规则设置

（1）交叉选择与模块抓取

利用立创 EDA 的'交叉选择'(Shift+X) 功能，快速选中原理图中模块对应到 PCB 器件，实现模块化布局。

（2）遵从'先大后小'原则

先放置接口、主芯片、电源芯片等大器件，再摆阻容感等小器件。布局时可以打开单个 PIN 的飞线，观察连接关系，使走线方向顺畅。

（3）重视结构导入

导入 DXF 结构文件时，注意板子外形、定位孔位置、关键器件 (如接口) 的位置和禁布区。可以将 DXF 文件放在文档层，方便修改后再转到板框层。

4.层叠设计与规则预设

（1）选择合适的层叠方案

6 层板常用方案有多个，逻辑派 G1 开发板采用的'假八层'方案 (Top, GND01, Signal02, Signal03, PWR04, Bottom) 提供了 4 个走线层，但需注意相邻走线层之间的串扰，可通过十字交叉走线或加大介质层厚度来缓解。

（2）利用嘉立创阻抗计算工具

在嘉立创 EDA 的层叠管理器或相关工具中，根据板厂工艺和叠层信息，计算并设定关键网络的阻抗参数，如单端 50Ω，差分 90Ω/100Ω 等。

（3）提前设置设计规则

在布线前，务必在'设计 - 设计规则'中设置好安全间距 (如 4mil)、线宽范围、过孔尺寸 (如 8/16mil, 12/18mil) 等。可以为电源网络创建网络类，统一设置更宽的线宽。

5.后期检查与实用技巧

布线后检查与优化

（1）DRC 检查必不可少

完成布线后，务必运行 DRC，检查开路、短路、未连接网络及违反设计规则的情况。

（2）检查信号跨分割与电源载流

仔细观察是否有信号线跨地平面或电源平面分割的情况。同时，确认电源通道的线宽和过孔数量满足载流能力要求。

（3）优化丝印与输出文件

调整丝印，确保清晰、朝向一致且不上阻焊。最后，输出 Gerber 等光绘文件并打包交付板厂。

6.一些实用技巧

（1）导入快捷键

逻辑派 G1 提供了快捷键的.json 文件，导入后可极大提升操作效率。

（2）模块复用

对于相同电路 (如多个 DCDC)，可以使用立创 EDA 的'创建组合'和'组合复用'功能，快速布局布线，之后'取消组合'进行微调。

（3）网络颜色区分

给不同电压等级的网络赋予不同颜色，布局布线时一目了然。

7.最后总结

FPGA 开发板的 6 层高速 PCB 设计，挑战不小，尤其需要注意电源完整性、高速信号质量和整体电磁兼容性。充分利用官方文档、数据手册和社区经验至关重要。

请记住，优秀的 PCB 设计往往是在理论指导、实践摸索和细致检查中打磨出来的。不要害怕修改和优化，多利用 3D 预览和 DRC 工具辅助检查。相信通过这些努力，你也一定能绘制出性能稳定、值得信赖的 FPGA 开发板。

希望这些心得和注意事项对你有帮助。欢迎各位大佬指点，交流心得体会，我还会继续砥砺前行。

这块 PCB 我画了 6 天，算上修改加写博客的时间大概是 7 天，希望这篇笔记能更好的帮助你，给予你画 PCB 时候的思路，以及平时的温习，希望对大家有所帮助。也是写了三四万字左右，记录的还算是详细，到这里就完结了。再次谢谢大家可以对我进行指导和建议。