Claude Code 辅助 Verilog 硬件设计实战与效率复盘

生成的状态机逻辑非常清晰，甚至使用了 localparam 定义状态，代码风格堪比教科书：

// FSM 逻辑
localparam IDLE = 3'd0;
localparam CHECK_HEAD = 3'd1;
localparam GET_DATA = 3'd2;

always @(*) begin
    next_state = current_state;
    case (current_state)
        IDLE: begin
            if (rx_valid && rx_data == 8'hAA) next_state = GET_DATA;
        end
        GET_DATA: begin
            if (rx_valid) next_state = CHECK_TAIL;
        end
        // ... 异常回退逻辑
    endcase
end

避坑：第一次生成的代码中，Reset 逻辑使用的是高电平复位，而我的开发板是低电平复位。修正 Prompt 要求将复位逻辑改为 negedge rst_n，它在几秒内完成了全局替换。

脏活累活：自动生成 Self-Checking Testbench

写 Testbench 是所有硬件工程师的痛点。要模拟 UART 的串行时序非常麻烦。

Prompt：

'为上述模块编写一个 Testbench。生成 50MHz 时钟。编写一个 task send_byte(input [7:0] data) 模拟 UART 发送时序（包含起始位、停止位）。构造三个测试用例：正常包、帧头错误的包、帧尾错误的包。使用 $display 自动打印测试是否通过。'

这是最让我惊喜的部分。它不仅写了 TB，还写了 Task！

// Testbench 片段
task uart_send_byte;
    input [7:0] data;
    integer i;
    begin
        rx_line = 0; // Start bit
        #(BIT_PERIOD);
        for (i=0; i<8; i=i+1) begin
            rx_line = data[i];
            #(BIT_PERIOD);
        end
        rx_line = 1; // Stop bit
        #(BIT_PERIOD);
    end
endtask

initial begin
    // Test Case 1: Valid Packet
    uart_send_byte(8'hAA);
    uart_send_byte(8'h80); // 50% brightness
    uart_send_byte(8'h55);
    #1000;
    if (pwm_val_out == 8'h80) $display("TC1 PASSED: PWM Updated correctly");
    else $display("TC1 FAILED");
end

深度复盘：AI 写硬件代码的'红线'

虽然 Claude Code 很强，但在 Verilog 开发中不能盲信。实测中发现两个问题需要人为干预：

1. 位宽截断警告：在 PWM 计数器比较时，有时会忽略位宽扩展（bit extension），虽然仿真能过，但在综合时会产生 Warning。需要提示它明确标明常数位宽，如 8'd0 而不是 0。
2. 锁存器（Latch）隐患：在组合逻辑 always @(*) 中，如果 if 没有配套的 else，会产生 Latch。好在大部分时候会补全 default 分支，但作为工程师必须 Review 这一点。

Prompt 技巧：在生成代码前，加上这句话：'请遵循严格的 RTL 编码规范，禁止生成 Latch，所有时序逻辑使用非阻塞赋值。'

效率对比：人工手撸 vs Claude Code 辅助

结语

这次实战让我意识到，对于标准接口（SPI, I2C, UART）和常见逻辑，AI 的代码质量已经超过了 80% 的初级工程师。

但这并不意味着硬件工程师失业了。恰恰相反，我们的重心将从'如何写出符合语法的 Verilog'转移到'如何设计系统架构'和'如何验证 AI 生成的模块'。在未来，Design 可能是 AI 做的，但 Sign-off（签核）依然必须是人。拥抱 AI 工具，把我们从繁琐的连线中解放出来，去思考更复杂的架构设计吧！