JESD204B 链路建立与 Xilinx IP 仿真记录
综述由AI生成JESD204B 常用于 ADC/DAC 与 FPGA 之间的高速数据传输,本文对比了它和 LVDS 的差别,梳理了协议的四层结构以及 Subclass 0/1/2 的同步和延迟特性。重点说明了 Subclass 1 下链路建立的三个阶段:SYSREF 对齐、CGS 组码同步、ILAS 初始通道对齐,并解释了确定性延迟的含义。后半部分结合 Xilinx JESD204 IP 和 Example Design,整理了常见配置项、仿真 te…

















