超细笔记⭐PCB六层板学习笔记——立创逻辑派开发板⭐
一、逻辑派原理图分析
1、原理图分析
2、电源树的建立
电源树的作用：了解电源从哪进从哪出，整体有个框架，有个思路。
对于整板都有的电源就需要太去考虑，可以走内电层。
二、板框结构导入
板框绘制有两种：一种是根据尺寸自己绘制，还有一种就是导入DXF文件
这里导入已经有的DXF文件。
DXF文件包括：板子外形，定位孔的位置，按键的位置以及关键器件的位置
三、模块抓取以及接口器件布局
利用快捷键，进行下面操作。
四、模块化布局——预布局
1、主体布局
遵循先大后小的原则，进行元件摆放，先把大的器件放进去
看飞线时可以把电源和GND的飞线先关掉，因为多层板会布置电源层和GND层
2、HDMI模块化布局
3、MCU模块化布局
MCU模块中重要的是晶振的摆放，其余的器件靠近芯片引脚摆放就好
4、DDR模块化布局
5、电源模块布局
五、PCB的叠层设计
1、多层板如何叠层？
2、常见的叠层方式
方案一：
有两个GND层，这样吸收噪声，吸收干扰比较好
GND层还和电源层紧挨在一起，这样电源的噪声，能够被地平面所吸收
顶层、信号层、底层可以用来走线
一般电源层和GND层不用来走线
方案二：
⭐引申：如何避免串扰？⭐
把第三层与第四层之间 介质提高，尽量去参考平面层，
重要的信号线去走第三层，去参考GND层。
方案三：
3、用方案二创建图层
六、了解及计算阻抗
1、什么是特性阻抗？
2、不控阻抗会造成什么影响？
3、特性阻抗有哪几种类型？
4、用嘉立创阻抗神器计算阻抗
七、设计规则添加
1、线宽线距
2、差分对
3、电源
八、PCB的扇孔
1、FPGA的扇孔及滤波电容摆放
根据扇出孔的位置进行滤波电容的摆放
a、1.0V滤波电容
b、3.3V的滤波电容
c、1.5V的滤波电容
d、FPGA的扇孔
2、DDR3的扇孔及滤波电容摆放
步骤和FBGA的步骤一样
将DDR3的孔扇出来，然后依次摆放1.5V,1.0V,3.3V的电容电阻
3、HDMI模块的扇孔
4、MCU模块的扇孔
5、FPGA外设模块的扇孔
可以稍微调整一下扇孔
6、电源模块的扇孔
九、DDR3的布线
1、DDR3布线原则
每一组的数据线基本为11根线
控制阻抗；
进行数据线分类，高位，低位；
数据线同组同层；
信号线满足3W间距；
有完整参考平面，去做阻抗匹配；
控制等长范围；
2、DDR3的分类
3、设置3W规则
4、DDR3数据线的布线
一般先进行数据线的布线，在进行地址线的布线，
因为数据线一般会有同组同层的要求，而地址线没有要求；
考虑到信号的优先参考层能够有一个完整参考平面，参考地平面比参考电源层要好，所以这里用第三层。第三层走不了了，再走第四层和底层。
DDR走线需要不断的去调整过孔，直到线走通为止
5、DDR3地址线的布线
底层不太好处理了。
第三层上面有端接电阻的线，下面还有一组数据线，不太好处理，可以处理一部分。
第四层一整层都是可以处理的，主要在第四层处理。
还是一样的先处理差分线
6、FPGA布线技巧
十、HDMI的布线
大概思路
十一、FPGA的布线
1、FPGA—BANK0的布线
先把需要的飞线打开
把那些管脚都选中，然后切换到PCB按Ctrl+R打开飞线
进行网络分类
再给个颜色方便识别
进行BANK0的布线
优先第三层去走，第三走不下了，再去走第四层或底层
⭐引申：约束区域⭐
2、FPGA—BANK7的布线
创建BNK7的网络类
3、FPGA—BANK1的布线
方法同上，先建立一个网络类
4、FPGA—BANK2的布线
同样的步骤，建立BANK2的网络类
5、FPGA—BANK3的布线
同上
顶层
十二、FPGA以及MCU杂线的处理
十三、电源连通性处理
1、处理5V电源
在第四层和第五层都可以去处理电源，下面是都没有连线的
走第四层是被当做信号层，不被参考
而第三层参考的是第二层
铺铜区域设置：
将十字连接改为直连会更好，载流能力会更好一点
将间距改为6——20
可以的话，在板子边缘进行一个包地
2、处理DDR区域的电源
在第五层处理DDR1.5V的线，需要考虑到第四层的走线，看差分信号有没有跨分割，要保证差分信号不能跨分割
3、VTTDRAM电源处理
4、1.0V电源的处理
简单思路
5、3.3V电源的处理
3.3V的电源直接在第五层电源层进行一个整板的铺铜
但是可以看到有的3.3V的是没有连接上的
十四、布线优化
1、DDR的修线
2、BANK的修线
十五、DDR3的等长处理
1、DDR3等长要求
创建设计规则，并应用到等长网络组
2、DDR3数据线的等长
a、D0-D7的等长处理
创建等长网络组，将D0-D7的线添加进去
b、D8-D15的等长处理
同上，创建等长网络组，将D8-D15的线添加进去
应用进去
3、DDR3地址线的等长
设置一个焊盘对
可以看到最长的线为880mil，由等长要求可知，误差范围在25mil，我们将其他的等长控制到855mil即可
如图，最长为880mil,最小为856mil，满足25mil的误差，这样就处理完了
其中有一对差分线，既要满足25mil的误差，还要满足差分对的5mil误差
十六、HDMI信号时序等长
同样，先创建等长网络组
创建网络长度，等到误差为5mil，应用进去
十七、FPGA-BANK信号时序等长
1、FPGA-BANK0信号时序等长
BANK线按照20mil的误差去等长处理
可以看到最大为2526mil,最小为2508mil，在可控误差范围内，这样就OK了；
每组误差控制在20mil，但是也要控制每对差分的误差，控制在5mil内；
2、FPGA-BANK7信号时序等长
可见最大为1778mil，最小为1767mil，误差控制在20mil；
差分对，对内误差在控制在5mil，这样就OK了；
3、FPGA-BANK1信号时序等长
还是一样的步骤，将误差控制在20mil以内
4、FPGA-BANK3信号时序等长
可以看到最长的为1380mil,如果有条件可以把线给他缩短，缩短不了，在考虑其他方法
同样的，误差控制在20mil以内，这样就OK了
5、FPGA-BANK2信号时序等长
BANK2最好处理，还是和上面一样的；
十八、TF卡信号线时序等长
⭐引出：SPI协议⭐
TF卡只有四根线走的是SPI协议，进行一个等长
创建一个网络类
可以应用一下3W规则
原则上误差可以控制在50mil以内，但是这里地方足够大，我们尽量让其相等
十九、后续操作优化及DRC清除
1、板边缝合地过孔的添加
缝合地过孔的作用
绕一圈即可，也可手动填加
可见，这样就添加好了
2、DRC检查以及清除
这里一点一点清除DRC的错误即可，直到没有DRC错误
在整理之前可以先重新建一下铺铜，因为过孔不断的调整，也会有错误，重建一下，可能消除不少问题
注意差分线不要走4.3mil，我们设计的规则是4.1mil，不一样就会报错，
也可能在我们修线的过程中，会单独拉线，导致走成4.3mil的线，更改一下即可
a、贴片焊盘到挖槽区域的更改
然后将TF的设置，放置两个约束区域
这两个孔为机械孔，是没有电气属性的，所以不影响器件
b、板框到贴片焊盘的更改
根据数据手册来看，可以看到这两个焊盘高应该为2mm，但是图中的为2.5mm；
所以我们需要编辑一下封装，
选中改元件，右键编辑封装
可以减小0.4mm，这样就可以了
3、PCB优化
主要检查板上所有信号；
检查需要等长的高速信号，有没有等长完成；
检查GND的处理，有没有完全处理好；
检查电源是否完整，有没有跨分割，以及载流能力够不够；
可见需要等长的高速线，都在等长误差范围内
检查电源载流能力，整板可跑2A，那么18-12的过孔打两个就可以，基本都能够打出两个过孔
这个可以扩大一点，这样他就有多的通道去过载流
尽量做到最大优化
第四层也是一样的，进行一个铺铜，再将多余的碎铜处理掉
最后在检查一遍DRC，防止在电源处理的过程中出现DRC报错，
4、PCB丝印调整以及文本添加
底层也一样，摆放整齐即可，这样就可以了
最后再检查一遍DRC，确保DRC没错误，就可以导出Gerber文件了，打板下单就OK了
二十、成果展示图
实物
