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概要
本文介绍了基于cocotb框架的AXI Stream接口验证方法。主要内容包括：1）开发AXIS VIP库，实现字节级数据发送(axis_tx_byte)、随机接收(axis_rx)和总线监控(axis_monitor_byte)功能；2）以Xilinx AXIS FIFO为例，展示VIP库的调用方法，包括测试平台搭建、数据生成和自动验证机制。该方案支持LSB配置，能模拟真实硬件背压情况，适用于AXIS接口模块的功能验证。代码提供完整的仿真环境，包含时钟复位控制、参考模型和计分板等组件，详细解析完整代码和Makefile文件。
建立cocotb仿真VIP库
例如新增一个axis.py文件，实现一个AXI Stream（AXIS）接口的驱动和监控功能，主要用于硬件验证（如使用cocotb框架）。核心功能包括数据发送、接收和监控，支持字节级操作。
import logging import math import copy import random from cocotb.triggers import RisingEdge from random_number import random_number classaxis:def__init__(self,signal,lsb=1): self.log = logging.getLogger("cocotb.tb") self.log.setLevel(logging.DEBUG) self.signal= signal self.lsb=lsb self.axis_monitor_data_byte=[] self.axis_monitor_data_fixed=[]asyncdefaxis_tx_byte(self,tx_data_byte): self.signal.tvalid.value =0 self.signal.tkeep.value =0 self.signal.tlast.value =0 tx_data=copy.deepcopy(tx_data_byte) tkeep_width=len(self.signal.tdata)//8 data_width =len(self.signal.tdata) temp = math.ceil(len(tx_data)/tkeep_width) tkeep=0if temp*tkeep_width>len(tx_data):for i inrange(temp*tkeep_width-len(tx_data)): tx_data.append(0) tkeep=tkeep+1if(self.lsb==0): tkeep=((2**tkeep_width-1)<<tkeep)&(2**tkeep_width-1)else: tkeep=((2**tkeep_width-1)>>tkeep)&(2**tkeep_width-1) data=[]for i inrange(temp): data_temp=0for m inrange(tkeep_width):if self.lsb==0: data_temp = data_temp +(tx_data[i*tkeep_width+m]<<(data_width-8-m*8))else: data_temp = data_temp +(tx_data[i*tkeep_width+m]<<(m*8)) data.append(data_temp)# self.log.info(list(map(hex,data)))for i inrange(len(data)): self.signal.tvalid.value =1 self.signal.tdata.value = data[i]if i ==len(data)-1: self.signal.tlast.value =1 self.signal.tkeep.value = tkeep else: self.signal.tlast.value =0 self.signal.tkeep.value =2**tkeep_width-1await RisingEdge(self.signal.aclk)while self.signal.tready.value ==0:await RisingEdge(self.signal.aclk) self.signal.tvalid.value =0asyncdefaxis_rx(self,tready_interval_max=8):whileTrue: tready_interval=random.randint(0, tready_interval_max) self.signal.tready.value =1await RisingEdge(self.signal.aclk) self.signal.tready.value =0for i inrange(tready_interval):await RisingEdge(self.signal.aclk)asyncdefaxis_monitor_byte(self): data=[] tkeep_width=len(self.signal.tdata)//8 data_width =len(self.signal.tdata)whileTrue:await RisingEdge(self.signal.aclk)if(self.signal.tready.value ==1)and(self.signal.tvalid.value ==1): temp=self.signal.tdata.value for m inrange(tkeep_width):if self.lsb==0:if(self.signal.tkeep.value&(1<<(tkeep_width-1-m))): data.append(((temp>>(data_width-8-m*8))&0xff))else:if(self.signal.tkeep.value&(1<<m)): data.append((temp>>(m*8))&0xff)if self.signal.tlast.value ==1: self.axis_monitor_data_byte.append(data) data=[]
AXIS接口发送（axis_tx_byte）
初始化信号状态为无效（tvalid=0），清空tkeep和tlast。将输入字节数组复制到临时变量tx_data中。
计算tkeep宽度（基于tdata信号位宽）和数据总宽度。根据输入数据长度计算需要多少个时钟周期传输完整数据。
处理数据对齐问题：若数据长度不是tkeep_width的整数倍，填充0并计算tkeep掩码。根据LSB（最低有效位）配置方向生成不同的掩码模式。
将字节数组转换为AXIS数据格式：每个时钟周期填充tkeep_width字节数据，按LSB配置决定字节序。在最后一个周期置tlast信号，并根据数据对齐情况设置tkeep。
AXIS接口接收（axis_rx）
模拟从设备就绪信号（tready）行为：随机间隔后置tready为1，保持一个周期后随机延迟0到tready_interval_max个周期。这种随机性模拟真实硬件中的背压情况。
AXIS数据监控（axis_monitor_byte）
持续监控AXIS总线：当tvalid和tready同时有效时，根据tkeep信号提取有效字节数据。根据LSB配置决定字节提取顺序，使用tlast信号判断数据包边界。完整数据包存入axis_monitor_data_byte列表。
调用VIP库仿Xilinx IP
以AXIS_FIFO为例
1. VIVIDO生成IP，完成设计。
2. 写python仿真代码
代码功能分析
该代码是一个基于Cocotb框架的AXIS（AXI Stream）接口测试环境，用于验证AXIS FIFO模块的功能。主要包含测试平台搭建、数据生成、参考模型、监视器和计分板等组件。
测试平台结构
TB类是测试平台的核心：
- 初始化时钟、复位、AXIS从接口和主接口
- 提供复位控制、数据生成、参考模型等功能
- 包含监视器和计分板用于自动验证
classTB:def__init__(self, dut): self.dut = dut self.log = logging.getLogger("cocotb.tb") self.log.setLevel(logging.DEBUG) cocotb.start_soon(Clock(dut.s_axis_aclk,10, units="ns").start()) self.axis_slave_if = axis(signal_axis_slave(dut)) self.axis_master_if = axis(signal_axis_master(dut)) self.data_drv=[] self.data_mon=[]
关键测试流程
复位序列通过控制复位信号确保DUT处于已知状态：
asyncdefreset(self): self.dut.s_axis_tvalid.value =0 self.dut.s_axis_tdata .value =0 self.dut.s_axis_tkeep .value =0 self.dut.s_axis_tlast .value =0 self.dut.m_axis_tready.value =0 self.dut.s_axis_aresetn.setimmediatevalue(1)await RisingEdge(self.dut.s_axis_aclk)await RisingEdge(self.dut.s_axis_aclk) self.dut.s_axis_aresetn.value =0await Timer(1, units="us")await RisingEdge(self.dut.s_axis_aclk)await RisingEdge(self.dut.s_axis_aclk) self.dut.s_axis_aresetn.value =1
数据生成与验证
数据生成使用随机数创建测试激励：
defseq_model(self,length): data =[]for i inrange(length): data.append(random.randint(0,2**8-1))return data
计分板比较驱动数据和监视数据：
asyncdefscoreboard(self): i=0whileTrue:await RisingEdge(self.dut.s_axis_aclk)if(len(self.data_drv)>0)and(len(self.data_mon)>0):if(self.data_drv[0]!=self.data_mon[0]):print("data_drv[%d]="%(i),list(map(hex,self.data_drv[0])))print("data_mon[%d]="%(i),list(map(hex,self.data_mon[0])))assert self.data_drv[0]==self.data_mon[0] self.log.info("The test %d is success,length is %d !!!",i,len(self.data_mon[0])) self.data_drv.pop(0) self.data_mon.pop(0) i=i+1
测试用例执行
run_test函数组织完整的测试流程：
- 初始化测试环境
- 执行复位
- 启动监视和验证协程
- 发送测试数据
- 等待验证完成
asyncdefrun_test(dut,length,tready_interval_max): tb=TB(dut)await tb.reset() cocotb.start_soon(tb.axis_slave_if.axis_rx(tready_interval_max=tready_interval_max))await Timer(1, units="us")await RisingEdge(dut.s_axis_aclk) cocotb.start_soon(tb.axis_slave_if.axis_monitor_byte()) cocotb.start_soon(tb.monitor()) cocotb.start_soon(tb.scoreboard())for i inrange(len(length)): temp = tb.seq_model(length[i])await tb.axis_master_if.axis_tx_byte(temp) tb.data_drv.append(tb.ref_model(temp))
测试工厂配置
通过TestFactory创建参数化测试：
factory = TestFactory(run_test) factory.add_option("length",[[2000,2001,2002,2003]]) factory.add_option("tready_interval_max",[0,1])
该配置会生成多个测试用例，覆盖不同数据长度和tready间隔的组合。
完整代码如下：
import random import cocotb import logging from cocotb.clock import Clock from cocotb.triggers import RisingEdge from cocotb.triggers import Timer from cocotb.regression import TestFactory from axis import axis classTB:#初始化搭建测试端口，时钟，复位，axis_slave_if,axis_master_ifdef__init__(self, dut): self.dut = dut self.log = logging.getLogger("cocotb.tb") self.log.setLevel(logging.DEBUG) cocotb.start_soon(Clock(dut.s_axis_aclk,10, units="ns").start()) self.axis_slave_if = axis(signal_axis_slave(dut)) self.axis_master_if = axis(signal_axis_master(dut)) self.data_drv=[] self.data_mon=[]#复位axis_fifo_0asyncdefreset(self): self.dut.s_axis_tvalid.value =0 self.dut.s_axis_tdata .value =0 self.dut.s_axis_tkeep .value =0 self.dut.s_axis_tlast .value =0 self.dut.m_axis_tready.value =0 self.dut.s_axis_aresetn.setimmediatevalue(1)await RisingEdge(self.dut.s_axis_aclk)await RisingEdge(self.dut.s_axis_aclk) self.dut.s_axis_aresetn.value =0await Timer(1, units="us")await RisingEdge(self.dut.s_axis_aclk)await RisingEdge(self.dut.s_axis_aclk) self.dut.s_axis_aresetn.value =1await RisingEdge(self.dut.s_axis_aclk)await RisingEdge(self.dut.s_axis_aclk)#生成随机数据(self,length): data =[]for i (length): data.(random.(,**-))return data #参考模型，直接将输入数据赋值给输出数据(self,din): dout = din return dout #监视器，用axis_vip中的axis_monitor_data_byte将输出数据存储到data_mon中(self):whileTrue:await (self.dut.s_axis_aclk)(self.axis_slave_if.axis_monitor_data_byte)>: self.data_mon.(self.axis_slave_if.axis_monitor_data_byte[]) self.axis_slave_if.axis_monitor_data_byte.()## 计分板，比较data_drv和data_mon是否相等(self): i=whileTrue:await (self.dut.s_axis_aclk)((self.data_drv)>)((self.data_mon)>):(self.data_drv[]!=self.data_mon[]):(%(i),((hex,self.data_drv[])))(%(i),((hex,self.data_mon[])))assert self.data_drv[]==self.data_mon[] self.log.(,i,(self.data_mon[])) self.data_drv.() self.data_mon.() i=i+#端口信号映射，将axis_fifo_0的端口映射到axis_vip的端口classsignal_axis_master:(self,dut): self.aclk = dut.s_axis_aclk self.tvalid = dut.s_axis_tvalid self.tready = dut.s_axis_tready self.tdata = dut.s_axis_tdata self.tkeep = dut.s_axis_tkeep self.tlast = dut.s_axis_tlast #端口信号映射，将axis_fifo_0的端口映射到axis_vip的端口classsignal_axis_slave:(self,dut): self.aclk = dut.s_axis_aclk self.tvalid = dut.m_axis_tvalid self.tready = dut.m_axis_tready self.tdata = dut.m_axis_tdata self.tkeep = dut.m_axis_tkeep self.tlast = dut.m_axis_tlast (dut,length,tready_interval_max): tb=(dut)#搭建测试环境 tb.log.()#开始测试await tb.()#复位 cocotb.(tb.axis_slave_if.(tready_interval_max=tready_interval_max))#启动axis_slave_if的接收进程await (, units=)await (dut.s_axis_aclk) cocotb.(tb.axis_slave_if.())#启动axis_slave_if的监视进程 cocotb.(tb.())#启动monitor进程 cocotb.(tb.())#启动scoreboard进程#分别用两种方式向axis_master_if发送数据并存储到data_drv中for i ((length)): temp = tb.(length[i])await tb.axis_master_if.(temp) tb.data_drv.(tb.(temp))for i ((length)): temp = tb.(length[i])await tb.axis_master_if.(temp,) tb.data_drv.(tb.(temp))await (, units=)await (dut.s_axis_aclk)if cocotb.SIM_NAME: factory = (run_test) factory.(,[[,,,]])#定义测试长度，用于构建不同长度的测试数据 factory.(,[,])#定义tready_interval_max，用于控制接收tready的间隔时间 factory.()
3、编写Makefile
以下是对该Makefile的分析和关键内容说明：
Makefile变量定义
TOPLEVEL_LANG指定设计语言为VerilogSIM指定仿真工具为Synopsys VCSWAVES控制波形生成，默认启用SEED使用当前时间作为随机种子XILINX_VIVADO指向Vivado工具安装路径PYTHONPATH添加cocotb VIP库路径
编译选项
COMP_OPTS包含SV支持(-sverilog)、64位模式(-full64)和时间精度设置COMPILE_ARGS指定编译器版本(g+±4.8/gcc-4.8)和调试选项COV_OPT定义覆盖率收集类型(line/cond/tgl/fsm)
源文件配置
VERILOG_SRC包含：- Xilinx IP核生成的axis_data_fifo_0.v
- 波形dump模块iverilog_dump.v
- Xilinx全局仿真模块glbl.v
VHDL_SRC当前为空
关键目标说明
clean_all清理所有生成文件comp创建构建目录并执行Verilog编译iverilog_dump.v动态生成波形dump模块run完整流程：清理->设置->编译->仿真cov生成覆盖率报告并启动DVE查看器
特殊处理
synopsys_sim.setup动态生成仿真配置文件- 通过
$(shell cocotb-config --makefiles)引入cocotb的Makefile规则 - 顶层模块设置为
axis_data_fifo_0 - 测试平台模块为
axis_data_fifo_0_tb
该Makefile实现了完整的VCS仿真流程，包含编译、仿真、波形收集和覆盖率分析功能，针对Xilinx IP核的验证需求进行了专门配置。
TOPLEVEL_LANG ?= verilog SIM ?= vcs PWD=$(shell pwd) WAVES ?= 1 SEED = `date "+%H%M%S"` TEST_SEED = $(SEED) RUN_OPTS = COMP_OPTS = -sverilog -full64 +v2k -override_timescale=1ps/1ps #+define+VCS export PYTHONPATH := $(PWD)/../../../../../cocotb_vip:$(PYTHONPATH) XILINX_VIVADO = /home/jacen/tools/xilinx/Vivado/2022.2 SIM_ARGS += $(RUN_OPTS) SIM_CMD_PREFIX += RANDOM_SEED=$(TEST_SEED) COMPILE_ARGS += -cpp g++-4.8 -cc gcc-4.8 -LDFLAGS -Wl,--no-as-needed -l debug.log top iverilog_dump top glbl lca # 覆盖率选项 line #condtglfsm cm $() cm $() sim_build.sim : axis_data_fifo_0 : axis_data_fifo_0_tb $()vivado_prjsources_1axis_data_fifo_0axis_data_fifo_0.v\ $()datasrc iverilog_dump.v .dump .log synopsys_sim.setup comp: mkdir sim_build mkdir sim_build synopsys_sim.setup: echo ' : $()hometoolsvcs_libsimv.vdb report $() dve covdir sim_buildsimv.vdb
4、运行仿真，看波形
进入子系统仿真目录
运行make run
打开VCS软件,导入波形，选择信号加入波形图
dve&
Makefile中需要注意：
1、synopsys_sim.setup 指示Xilinx IP VCS仿真库的位置
2、需要指定编译器版本(g+±4.8/gcc-4.8)
