Xilinx FPGA 实现 RISC-V 五级流水线 CPU 设计与实战 | 极客日志

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Xilinx FPGA 实现 RISC-V 五级流水线 CPU 设计与实战

RISC-V 五级流水线 CPU 基于 Xilinx FPGA 的 Verilog 实现方案。文章详细阐述了取指、译码、执行、访存、写回五大阶段的设计原理，重点解决结构冲突、数据冒险与控制冒险问题。通过前递单元与暂停逻辑优化性能，结合 Vivado 工具链完成综合约束与 BRAM 内存映射。实测案例验证了数组求和程序的运行正确性，并提供了后续扩展方向如缓存、外设接入及压缩指令支持。适合希望深入理解计算机组成原理与硬件设计的开发者参考。

忘忧发布于 2026/3/28更新于 2026/9/1068 浏览

从一块 FPGA 开始，亲手造一颗 CPU：RISC-V 五级流水线实战全记录

设计处理器是数字世界的核心挑战。本文介绍如何在 Xilinx FPGA 上，用 Verilog 从零实现一个完整的 RISC-V 五级流水线 CPU。包含取指、译码、执行、访存、写回五大阶段，并解决真实数据冒险与控制冒险的可运行核心。

为什么选择 RISC-V + FPGA？

开放免费：没有授权费，文档齐全，寄存器编码明确。
简洁清晰：RV32I 只有 40 多条指令，无历史包袱。
模块化扩展：基础整数指令够用，后续可加浮点、压缩指令、向量扩展。

FPGA 允许灵活修改逻辑，重新综合后快速烧录验证。ILA（集成逻辑分析仪）可以抓取内部任意信号波形，提供芯片级调试的透明度。

五级流水线：让 CPU'并行'起来的秘密

现代 CPU 靠让多条指令同时处于不同阶段来提高吞吐率。

拆解五大阶段

阶段	对应操作	类比
IF（Instruction Fetch）	根据 PC 读取指令	店员去仓库拿食谱
ID（Instruction Decode）	解码指令，读取寄存器值	看懂食谱，准备好原料
EX（Execute）	ALU 运算或地址计算	开始揉面、发酵
MEM（Memory Access）	访问内存（load/store）	把成品放进/拿出烤箱
WB（Write Back）	写结果回寄存器	把做好的面包摆上货架

理想情况下，每个时钟周期都有一个新任务进入流程。关键指标：CPI ≈ 1，加速比 ≈ 5 倍于非流水线设计。

但现实会遇到三大障碍：结构冲突、数据冒险、控制冒险。

如何在 Xilinx FPGA 上搭建这个 CPU？

目标：使用 Digilent Nexys A7 开发板（XC7A35T），基于 Vivado 2023.1 工具链，构建完整 SoC。

系统架构总览

整个系统采用哈佛架构（分离指令与数据存储），关键模块如下：

+------------------+
| Clock (50MHz)    |
+--------+---------+
         |
+------------------+------------------+
|                 |                   |
+
 PC Reg           Inst ROM (BRAM)   

                           

 IF Stage                                  
 ( instruction   PC)           

                    

 ID                                          
 Control Unit ← Opcode Decoder               
 RegFile Read ← rs1, rs2                     

                    

 EX                                          
 ALU Control ← funct3funct7                 
 ALU Operation (subsltetc.)     

                    

 MEM                                         
 Data Memory (Block RAM)                     
 Handle lwsw                                

                    

 WB                                          
 Write Mux ← ALU   MEM data              
 RegFile Write Enable

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加密/解密文本
使用加密算法（如AES、TripleDES、Rabbit或RC4）加密和解密文本明文。在线工具，加密/解密文本在线工具，online
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基于开源反向 Alpha 混合算法去除 Gemini/Nano Banana 图片水印，支持批量处理与下载。在线工具，Gemini 图片去水印在线工具，online
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Markdown转HTML
将 Markdown（GFM）转为 HTML 片段，浏览器内 marked 解析；与 HTML转Markdown 互为补充。在线工具，Markdown转HTML在线工具，online
HTML转Markdown
将 HTML 片段转为 GitHub Flavored Markdown，支持标题、列表、链接、代码块与表格等；浏览器内处理，可链接预填。在线工具，HTML转Markdown在线工具，online

// 示例：最简 WB 阶段
always_ff @(posedge clk) begin
    if (wb_we && rd != 0) begin
        regfile[rd] <= wb_data; // 写回结果
    end
end

// IF/ID 寄存器组
always_ff @(posedge clk) begin
    if (!stall) begin
        if_id_pc <= pc;
        if_id_inst <= inst_rom[pc>>2];
    end
end

beq x1, x2, label
add x3, x4, x5 # 这条不该被执行！

lw x1, 0(x2) # MEM 阶段才拿到数据
add x3, x1, x4 # 下一条就要用 x1 → RAW 危险！

// Forwarding Unit 核心逻辑
always_comb begin
    forward_a = 2'b00;
    forward_b = 2'b00;
    // EX/MEM 阶段有写操作，且目标寄存器匹配源操作数
    if (ex_mem_we && ex_mem_rd != 0 && ex_mem_rd == id_ex_rs1)
        forward_a = 2'b01;
    // 来自 MEM 阶段 ALU 输出
    else if (mem_wb_we && mem_wb_rd != 0 && mem_wb_rd == id_ex_rs1)
        forward_a = 2'b10;
    // 来自 WB 阶段写回数据
    // 同理处理第二个源操作数
    if (ex_mem_we && ex_mem_rd != 0 && ex_mem_rd == id_ex_rs2)
        forward_b = 2'b01;
    else if (mem_wb_we && mem_wb_rd != 0 && mem_wb_rd == id_ex_rs2)
        forward_b = 2'b10;
end

assign src1 = (forward_a == 2'b01) ? ex_mem_alu_out : (forward_a == 2'b10) ? mem_wb_wdata : id_ex_src1;
assign src2 = (forward_b == 2'b01) ? ex_mem_alu_out : (forward_b == 2'b10) ? mem_wb_wdata : id_ex_src2;

assign stall = (id_ex_mem_read && (id_ex_rd == if_id_rs1 || id_ex_rd == if_id_rs2));

create_clock -period 10.000 [get_ports clk]
set_input_delay -clock clk 1.0 [all_inputs]
set_output_delay -clock clk 1.0 [all_outputs]

# 伪代码：asm → machine code → coe
with open("program.s") as f:
    binary = riscv_assembler(f.read())
with open("inst.coe", "w") as f:
    f.write("memory_initialization_radix=16;\n")
    for word in binary:
        f.write(f"{word:08x}\n")

.global _start
_start:
    li x5, 10          # counter
    li x6, 0           # sum
    la x7, arr         # base address
loop:
    lw x8, 0(x7)       # load element
    add x6, x6, x8     # accumulate
    addi x7, x7, 4     # next address
    addi x5, x5, -1    # decrement counter
    bne x5, zero, loop
trap:
    j trap             # infinite loop

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这只是起点：下一步往哪走？

✅ 加乘除法单元（MDU）

✅ 添加一级缓存（Cache）

✅ 接入外设构成微型 SoC

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✅ 引入分支目标缓冲（BTB）

写在最后：每一个比特都在诉说原理

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