以太网网口与 PHY 芯片硬件设计详解

1~10 脚：连接 RJ45/网络变压器 12 脚：复位信号 13, 14：MDC 和 MDIO 管理接口 TX 接口：将 FPGA 的数据编码给 RJ45 RX 接口：将接收到数据解码给 FPGA RX_CLK 和 TX_CLK：时钟

3.1 硬件模式配置引脚

PHY 芯片的一些功能需要通过硬件的引脚连接来配置。 O 表示该引脚为 output 引脚加粗样式 LI 表示通电输入的锁定 PU 表示内部上拉 PD 表示内部下拉

35, 28, 27 引脚：控制 PHY 芯片的物理引脚，与 IIC 总线一样，一组 MDIO 总线上可以连接多个设备，每一台都要有自己设立的地址信息，所以同一个 MDIO 总线上可以挂在 8 个 PHY 芯片，也就是我们常见到的 8 口交换机，下图地址被配置成了 001。

23 脚：在睡眠模式下，PLL 锁定配置 24, 25 引脚：这两个脚就比较重要了，通过电阻上拉或者下拉，对 PHY 芯片发送，接收时钟时钟进行延迟。为什么要进行延迟，原因就是为了采集到更稳定的信号，因为是在时钟的上升下降沿进行采样，如果对齐的话数据可能没有稳定，处于一个不高不低的状态。

通过原理图我们可以看到，上拉对 TX_CLK 增加延迟，对 RX_CLK 增加 2ns 延迟，千兆以太网的时钟周期是 8ns，最终的目的就是更容易采集到稳定的数据，发射和接收是否用延时模式，会影响时序文件的约束，延迟有延迟模式的约束，非延迟有非延迟模式的约束。

YT8531 RGMII 接收端口的信号对齐模式由硬件上的引脚外接上下拉电阻进行配置。从图中可以看出，RXC 时钟相对于 RXD 信号，在 1000M 的速率下会增加约 2ns 的延时。我们知道在开发板硬件原理图中 YT8531 的管脚 RXD0_RXDLY 和 RXD1_TXDLY 接的是上拉电阻，因此 RXC 和 RXD 之间以及 TXC 和 TXD 之间在千兆网下都会有 2ns 的延时，RGMII 接收端口的时序图如图 44.1.10 所示。

由上图可知，RGMII 发送端口正常模式下，需要满足 TXC 的上下边沿与 TXD 和 TX_CTL 信号对齐，相位相同。YT8531 在硬件上面也做 TX 端的 delay 模式，可根据实际情况，选择是否在代码中进行延时。因为一般对端设备的接收端会有延时处理的功能，因此发送端也可以不延时，延时后的时序图所示：

引脚 32：用于控制是否用内部 LDO，拉高则使用外部供电，这个也比较重要。

引脚 33：根据引脚 32 的供电模式进行不同的电平选择，前提是先看引脚 32。

32, 33, 34：LED0 常亮则工作在 10M 模式下，闪烁则表示正在传输或者接收数据。

3.2 管理引脚

如果我们想更改 PHY 芯片的默认工作方式。

MDC：由 FPGA 提供，最大频率 12.5M MDIO：可以输入也可以输出，根据前面配置的供电进行上拉 31：中断引脚，一般不用

3.3 寄存器引脚

其他的就是寄存器，这里就不一一介绍了。

四、RGMII 时序解读

在参考时钟的上升沿发送 GMII 接口中的 TXD[3:0] RXD[3:0]，在参考时钟的下降沿发送 GMII 接口中的 TXD[7:4]/RXD[7:4]。 RGMII 同时也兼容 100Mbps 和 10Mbps 两种速率，此时参考时钟速率分别为 25MHz 和 2.5MHz。CLK 信号线上传送 TX EN 和 TX ER 两种信息，在 CLK 的上升沿，下降沿发送 TX ER；同样的，RX DV 信号线上也传送 RX DV 和 RX ER 两种信息，在 RX CLK 的上升沿传输 RX DV，下降沿传输 RX ER。 具体时序如下。关于 RTL8211 PHY 芯片具体时序参数与配置的 TXDIY 和 RXDLY 管脚的电平有关，详细可参见 RTL8211 芯片手册。

如下图所示：信号在一个时钟周期变了两次，上升沿传低位，下降沿传高位，在 RGMII 接口中 TXEN 变成了 TX_CTRL，RX_DV 变成了 RX_CTRL。

几个要点说明:

1. MII 接口时，TX CLK 由 PHY 芯片提供给 MAC，其他接口模式下均由 MAC 提供给 PHY 芯片。
2. 除 GMII 接口外，其他接口均使用 4bit 数据线用来收发数据。
3. RGMII 接口的信号传输采用 DDR 接口，也就是在 CLK 的上升沿和下降沿各传输一次数据。
4. RGMII 接口将 TX ER 和 RX ER 信号编码进了 TX CTL 和 RX CTL 信号中，不再使用独立的信号线。

五、硬件电路设计

整个网口的组成，目前主流的设计如下图所示，RJ45 是我们最终用到的接口，几个模块的功能大概如下。

MAC：由硬件控制器及 MAC 通信协议构成。主要负责控制与连接 PHY 硬件连接。 PHY：是以太网收发物理层接口收发器，作用是将数字信号转成模拟信号，然后在网线或者光纤传输。 RJ45：是布线系统中信息插座连接器的一种，连接器由插头和插座组成，在以太网中只使用了 1、2、3、6 这四根线，其中 1、2 这组负责传输数据 (TX+、TX-)，而 3、6 这组负责接收数据 (RX+、RX-)，另外四根线是备用的。 整个组成由 MAC 控制器、PHY 硬件连接、网络变压器和 RJ45 接头，有的系统会有 DMA 控制。 网络变压器作用：其实是线圈 1 比 1 的变压器，线圈中心点的地方是中心抽头。

1. 滤除共模干扰，增强信号，传输更远;
2. 电气隔离。隔离 PHY 端和 RJ45 端直流;防雷击;
3. 设备间为不同电平时，耦合交流信号，电平与 PHY 端一致，可保护 PHY 芯片。

5.1 电流型

中心抽头接 VCC：提供需要的驱动电流。电流型。 如果是电流型的，初级中心抽头需要磁珠接电压，这个电压一般是 1.8V，2.5V，3.3V，然后再接一个 100nF 的电容，有的设计差分信号还要接一个 49.9Ω的电阻和 100nF 电容到系统地。

当然现在也有集成的变压器+RJ45 一起。 中心抽头通过电容接地：电压型。

5.2 电压型

对电压型以太网来说，网络变压器次级中心抽头，通过 75 欧姆接到 1nF 电容，然后再接到机壳地，如果没有机壳地就接到系统地，这个 1nF 电容耐压值要选择 2kV 或者 2kV 以上的，一般用 1206 的贴片陶瓷电容或者宽脚距的高压瓷片电容，75 欧姆接到 1nF 电容叫 BobSmith 电路，为共模信号提供一个回流路径，滤除共模信号，对改善 EMI 也有作用，也能抑制浪涌。而初级中心抽头通过 100nF 接到系统地。

当然现在也有集成的变压器+RJ45 一起。 变压器位置：靠近 PHY。 共模电感位置：共模电感靠近线缆侧;抗干扰能力更强。 RJ45。

5.3 网口防雷设计

第一阶段使用三级 GDT 以泄放大电流，第二阶段使用 TVS 以进一步抑制过电压，确保最终残压在设备的耐受范围内。 一般是第一级进来 RJ45 到网络变压器那一级使用三级 GDT 以泄放大电流。 GDT 就是气体放电管，里面是惰性气体，大电流才导通到地。 第二阶段使用在 PHY 芯片到网络变压器之间使用 TVS 进行钳位，TVS 以进一步抑制过电压确保最终残压在设备的耐受范围内。

那么这个两个该如何选型呢，预算够的肯定越牛逼越好，当然现在降本增效，都是按照需求来。

一级防护：GDT 的选型要点 GDT 在此扮演'泄洪闸'的角色，选型关键在于其电压和电流处理能力。 电压参数是基础：GDT 的直流击穿电压必须高于线路的正常工作电压峰值，以防止误动作。例如，对于百兆/千兆以太网这类信号电压较低的电路，常选择直流击穿电压为 90V 的 GDT 型号。 更重要的是，GDT 在雷击来临时实际响应的冲击击穿电压（如在 100V/μs 测试条件下），必须低于被保护设备（通常是网络变压器、PHY 芯片等）的绝缘耐压。这个电压差是确保 GDT 能先于被保护设备动作的关键。 通流能力是核心：GDT 最主要的优势就是能泄放巨大的雷击电流（8/20μs 波形）。选型时需要根据应用场景可能面临的浪涌等级来选择：设备终端处通常选择通流容量在 2kA 左右的型号；入室端可能需要 5kA 以上的等级；室外等严酷环境可能需要 10kA 甚至更高的等级。 关注极间电容：对于高速信号线路，GDT 的极间电容会影响信号完整性。以太网口防护应选择极间电容小于 1pF 的低电容 GDT，以避免对高速数据信号造成衰减。

二级防护：TVS 的选型要点 TVS 在此扮演'精密钳位器'的角色，选型侧重于快速响应和精准钳位。 电压参数的选择：TVS 的最大反向工作电压必须略高于线路的正常工作电压，以确保在正常工作时 TVS 的漏电流极小，不影响电路功能。其击穿电压则 typically 是最大反向工作电压的 1.1 至 1.2 倍。 钳位电压是关键：这是 TVS 选型中最重要的参数。在受到设计的最大浪涌电流冲击时，TVS 的最大钳位电压必须低于后端精密芯片（如网络 PHY 芯片）所能承受的最大瞬态安全电压。TVS 的动态电阻越小，其钳位效果越好。 功率与结电容的权衡：TVS 需要能承受浪涌脉冲的峰值功率（Ppp = Vc * Ipp）。对于网口防护，常选择脉冲峰值功率为 400W 至 1500W 的 TVS 阵列同时，为防止信号失真，应选择结电容较低的 TVS，例如百兆/千兆以太网中常使用结电容在 1-3pF 的型号。

5.4、YT8531 硬件电路设计相关

YT8531 系列是裕太微电子推出的一款高度集成的以太网收发器芯片，它支持 10Mbps、100Mbps 和 1000Mbps（千兆）以太网标准，兼容 IEEE 802.3 规范。简单来说，它就像电脑网络端口的'翻译官'，负责将数字信号转换成可以在网线（UTP 电缆）上传输的模拟信号，反之亦然。芯片有多个型号（如 YT8531H、YT8531C、YT8531D 等），区别主要在于电源管理方式（例如内部集成开关稳压器或 LDO），适合不同应用场景。

电源要求：芯片只需一个外部 3.3V 电源（YT8531P 需额外 1.1V）。内部会自动生成其他电压（如 1.1V 核心电压）。 注意：电源序列很重要——先上电 3.3V，再复位，避免损坏。

应用图示例：手册提供了不同型号的连接方式，下图是 YT8531H/C 的典型应用。

芯片上电后，需通过软件进行基本配置： 复位操作：硬件复位引脚（RESET_N）需保持低电平至少 10ms，使芯片初始化。

电源噪声：3.3V 电源噪声需小于 100mV，否则影响性能。

5.5、为什么要区分电压型和电流型的 PHY

主要是因为它们在信号驱动方式、电路设计和应用场景上各有侧重，以满足不同的成本、性能和功耗需求。

对于电流型 PHY，它的工作模式类似于一个受控的'水龙头'（电流源）。它输出的电流大小由数据决定，但这个电流要在终端电阻上才能产生所需的电压信号。因此： • 需要外部提供偏置电压（VCC）：就像水龙头需要水源一样，这个 VCC 为电流输出建立稳定的工作点。 • 需要外部并联电阻：电流型 PHY 自身输出阻抗很高，接近无穷大。通过在输出端并联两颗精准的电阻（如 49.9Ω），它们的并联值约为 50Ω，与另一颗同样的电阻串联后，便能与网络电缆的 100Ω差分特性阻抗实现匹配，避免信号反射。

对于电压型 PHY，它则像一个受控的'电池'（电压源），直接输出表示数据的电压信号。因此： • 中心抽头通过电容接地：电压型 PHY 在输出交流信号时自身会输出一个直流偏置电压来建立工作点，因此变压器中心抽头不需要额外提供偏置电压，而是通过一个电容（如 0.1µF）接地。这个电容主要为高频共模干扰提供一个低阻抗泄放路径，同时阻断直流。 • 无需端接电阻：电压型 PHY 自身输出阻抗较低，已能与传输线阻抗较好匹配。若额外串联电阻，反而可能导致阻抗失配。

六 PCB 设计相关

6.1 千兆以太网布线规则

检查差分信号线的阻抗控制是否良好，布线是否等长，减少过孔和锐角弯折。 电源完整性：确保为 PHY 芯片供电的电源干净、稳定，噪声要小。必要时优化电源滤波网络（如电容的选型和布局）。 1.1 RJ45 和变压器之间的距离尽可能的短，器件布局的原则是通常按照信号流向放置，切不可绕来绕去；以太网转换芯片和变压器之间的距离应尽可能短，一般不超过 5inch。 1.2 复位电路信号应当尽可能的靠近以太网转换芯片，并且若可能的话应当远离 TX、RX 和时钟信号。 1.3 时钟电路应当尽可能的靠近以太网转换芯片，远离电路板边缘、其他高频信号、I/O 端口、走线或磁性元件周围。总体布局要求，如图 4 所示。

因此差分对内的等长约束为 5mil，差分对之间不用进行等长，等长时注意符合差分等长规则，如图 6 所示。

RJ45 接口区域：内部所有层挖空处理。如图 7 所示，RJ45 接口的 G1,G2,G3 和 G4 管脚的走线至少需要加粗至 1mm 以上，跨接电感和电容靠近接口放置，旁边多打地过孔。如图 8 所示。

变压器所有层挖空（只挖一半，另一半铺铜处理，均匀的打上地过孔，建议间隔 50mil 一个），变压器到接口部分不用控阻抗，走线加粗处理；变压器到 PHY 芯片差分走线，控制 100ohm 差分阻抗。 以太网芯片到 CPU 的 RGMII 接口线的发送部分和接收部分要分开布线，不要将接收和发送网络混合布线，线与线之间需要满足 3W，发送和接收总线分别进行等长，等长范围 100mil，如图 11 所示。

6.2 千兆网跟万兆网的 PCB 在布线有什么区别

对于硬件工程师而言，除了上述参数，在设计和选型时还需重点关注以下几点： 信号完整性（SI）与电源完整性（PI）：万兆网的高数据速率对 PCB 设计提出了严苛要求。你需要仔细处理高速差分对的布线（等长、等距、阻抗控制），采用优质板材，并加强电源滤波和去耦，以确保信号质量并降低误码率。 散热管理：万兆网卡和交换芯片的功耗显著高于千兆设备。在设备，尤其是高密度设备中，必须规划有效的散热方案，如散热片、风扇甚至更高级的冷却系统。 接口与线缆选择： 电口方案 (10GBASE-T)：需要注意其传输距离限制（通常 100 米内）以及对 Cat 6A/7 类线缆的强制要求。长距离或恶劣电磁环境下，光口通常是更可靠的选择。 光口方案：需要选配相应的光模块（如 SFP+）。设计时要关注光模块的功耗、兼容性和管理接口。 阻抗目标都是 100 Ω，但万兆网的设计是实现这个目标的'地狱模式'。你需要从叠层设计、板材选择、布线规则到加工工艺进行全链条的精密控制和高频仿真，才能确保万兆链路的稳定运行。而千兆网的设计则可以看作是'普通模式'，在良好的设计规范下更容易实现。 兼容性与演进：万兆设备通常设计为与千兆网络兼容。在规划网络升级时，可以采用在核心层使用万兆交换机、在接入层使用千兆交换机的混合架构，以平衡性能与成本。

万兆以太网接口技术的核心是 SERDES（串行器/解串器）技术。由于 10Gbps 的高速率导致并行总线在板级布线时面临严重的时钟偏移、信号完整性问题且引脚数量过多，实际工程中，万兆接口普遍采用 SERDES 将宽并行数据转换为高速串行数据流进行传输。这带来了几个关键优势： 引脚数量大幅减少：例如，SGMII（千兆）和 XFI（万兆电口）、SFI（万兆光口）等串行接口，每个方向仅需一对差分信号线（两根引脚），极大简化了 PCB 设计和布局。 抗干扰能力增强：差分信号传输更稳定，适合更长距离的板级互联甚至直接驱动光模块。 集成时钟：时钟信息嵌入数据流，避免了复杂的时钟同步问题。 这里不作过多介绍，后续可以再学习了解。

总结

以上就是今天要讲的内容，本文简单介绍了以太网相关电路设计。