反射内存卡原理：PCIE-5565 底层架构与 FPGA 设计解析
前言
在嵌入式与实时系统领域，数据交互通常面临两种选择：一种是'快但封闭'的内存（RAM），读写纳秒级但仅限单机；另一种是'通但高延迟'的网络（Ethernet），连接广泛但受限于协议栈。反射内存（Reflective Memory）技术结合了两者优势，既拥有内存的读写速度，又具备网络的连接能力。
本文以 PCIE-5565 硬件卡为例，深入解析其底层架构与 FPGA 逻辑设计，阐述如何实现微秒级的数据同步且不占用 CPU 资源。
第一部分：初识 PCIE-5565 —— 它不是一张普通的网卡
PCIE-5565 是一张基于 PCI Express 总线的高速实时通讯卡。其核心特性为'写入即广播'。
想象将多台计算机通过光纤连接成环。当节点 A 修改内存变量 x = 100 时，在微秒级别内，节点 B、C...J 内存中的 x 自动更新为 100。关键在于，这一过程发生时，各节点的 CPU 无需参与数据包封装或中断处理，完全由硬件接管。
第二部分：架构图拆解 —— 深入 FPGA 核心
结合 PCIE-5565 内部逻辑框图，可将板卡拆解为三个核心区域：总线接口区、核心逻辑区（FPGA）、光纤收发区。
PCIE-5565 板卡内部架构逻辑：
- 主机计算机 / 主机 CPU
- PCIe 总线
- PCI Bridge / Interface
- Main FPGA Core (核心大脑)
- On-board SDRAM (数据仓库)
- 发送/接收缓冲区 FIFO
- SERDES 串行解串器
- 光电转换模块
- 光纤网络 (上一节点 / 下一节点)
2.1 核心大脑：Main FPGA Core
位于核心的 FPGA 芯片（通常为 Xilinx 或 Altera 系列）是整张卡的灵魂。它作为纯硬件逻辑电路，无操作系统干扰，处理速度达到时钟周期级。它同时处理两路数据流：来自本地主机的写操作和来自光纤网络的数据包。
2.2 数据仓库：On-board SDRAM
板载 SDRAM（通常 128MB 或 256MB）采用双口或多路访问设计。
- 对 CPU 而言：它是通过 PCI 映射可直读写的物理内存地址。
- 对 FPGA 而言：它是数据暂存基地。 程序读写这块 SDRAM 与读写普通 DDR4 内存无异，实现了传输的透明性。
第三部分：一次'写入'的完整流程
假设在节点 A 执行 C++ 代码向反射内存指针写入数据：
// 假设 pRefMem 是映射好的反射内存指针
*(int*)(pRefMem + 0x100) = 8888;
第一步：CPU 发起写入 (Local Write)
CPU 执行赋值指令，将数据 8888 发送至 PCIe 总线，目标地址指向反射内存卡。此时 CPU 任务结束，无需调用驱动或封装 TCP 包。
第二步：FPGA 捕获 (Capture)
数据进入板卡后，FPGA 内部的 PCI 接口逻辑立即捕获写操作（地址 0x100，数据 8888）。FPGA 执行两项动作：
- 本地更新：将
8888写入板载 SDRAM。 - 触发发送：将数据组（地址 + 值）送入 Tx FIFO（发送缓冲区）。
