FPGA 10G 以太网协议栈实现
功能概述
该 VHDL 组件模块化架构实现了多种互联网协议，包括 TCP 服务器、TCP 客户端、UDP 发送、UDP 接收、ARP、NDP、PING、IGMP（用于组播 UDP）以及 DHCP 服务器和客户端。辅助组件也包含流媒体支持。用户可根据应用需求轻松启用或禁用这些组件。
VHDL 源代码可移植到各种 FPGA 平台。最大并发 TCP 连接数可在综合前根据可用 FPGA 资源进行调整。代码专为 IEEE 802.3 以太网数据包封装（RFC 894）编写，支持 IPv4、IPv6 及巨型帧。
模块化架构设计
协议栈采用模块化设计，类似乐高套装，便于灵活配置。VHDL 代码通过条件生成语句实现模块的使能控制：
-- 模块使能开关
constant ENABLE_TCP_SERVER : boolean := true;
constant ENABLE_UDP_MULTICAST : boolean := false;
generate
if ENABLE_TCP_SERVER generate
tcp_server_inst : entity work.tcp_server port map(
rx_data => eth_rx_data,
tx_ready => mac_tx_ready
);
end generate;
end generate;
这种设计让资源利用变得极其灵活。视频流传输场景可只保留 UDP+IGMP 组播，工业控制场景可保留 TCP+ARP。TCP 并发连接数可在顶层文件中动态配置以适配不同型号的 FPGA：
-- 根据芯片规模调整连接数
constant MAX_TCP_CONNECTIONS : integer := (if DEVICE_SERIES="7series" then 8 else 64);
关键代码实现
ARP 缓存处理
协议处理部分充分考虑了现实网络的复杂性。ARP 缓存使用 BRAM 模拟查表操作，带超时机制：
process(clk) begin
if rising_edge(clk) then
-- 带超时机制的 ARP 缓存
if arp_lookup_en = '1' then
if current_time - arp_table(i).timestamp < ARP_TIMEOUT then
arp_hit <= '1';
mac_out <= arp_table(i).mac_addr;
end if;
end if;
end if;
end process;
巨型帧支持
代码用动态位宽处理不同长度的帧，for 循环实现分段校验：
-- 可变长度帧校验
for i in 0 to frame_length/256-1 generate
crc32_block : entity work.crc32_slice port map(
data_chunk => payload_data(i*256+255 downto i*256)
);
end generate;
跨平台时钟管理
大量使用 generic 参数实现平台抽象，解决 Xilinx 和 Intel 器件不同的时钟管理模块差异：
entity clock_gen is
generic (
FPGA_VENDOR : string := "xilinx"
);
port (...);
begin
xilinx_gen : if FPGA_VENDOR="xilinx" generate
MMCME2_BASE_inst : MMCME2_BASE ...;
end generate;
intel_gen : if FPGA_VENDOR="intel" generate
altpll_inst : altpll ...;
end generate;
end entity;
性能优化与调试
在 10G 速率下，流水线深度的设置会显著影响时序收敛。三级流水线结构在 Virtex-7 上能跑到 156.25MHz：
// 数据路径流水线
always @(posedge clk) begin
// Stage1: 解析以太网头
eth_header <= rx_data[111:0];
// Stage2: IP 版本判断
ipv4_flag <= (eth_header[111:96] == 16'h0800);
// Stage3: 有效载荷提取
payload <= ipv4_flag ? rx_data[383:176] : rx_data[511:304];
end
调试建议先逐个模块验证。例如先用 UDP 环回测试 MAC 层，再逐步加入 ARP、IP 层。仿真中可注入预先生成的网络包进行测试：
-- 仿真用 ARP 请求注入
test_proc: process begin
wait until rising_edge(clk);
gen_arp_request(
target_ip => x"C0A80101",
sender_mac => x"001122334455"
);
wait until arp_response_valid = '1';
assert arp_response_mac = x"66778899AABB" report "ARP 解析失败";
end process;
资源优化方面，当同时启用 TCP 服务器和 UDP 组播时，注意 Flow Control 的状态机共享。复合状态机设计节省了大量 LUT：
// 复合状态机设计
type protocol_state_t is enum logic [3:0] {
IDLE, TCP_HANDSHAKE, UDP_STREAM, ERROR_HANDLE
};
