一、引言
在之前的配置中，我们成功生成了一个 MIG IP 核。然而，直接将未经充分验证的逻辑下载到板卡上是极其危险的——时序违例、初始化失败等问题轻则导致功能异常，重则损坏硬件。
本篇将解锁 FPGA 开发的'安全区'：通过仿真，在不依赖硬件的情况下，深入观察 MIG IP 核的初始化过程、读写时序，并验证用户逻辑的正确性。 我们将使用 Vivado 自带的仿真工具，一步步搭建一个 DDR3 仿真环境。
二、仿真环境搭建：获取 DDR3 仿真模型
这是仿真成功的第一步！
1. Open IP Example Design
按照之前的配置生成好 IP 核之后，右键点击 Open IP Example Design 打开自带的仿真工程。
之后会打开这样一个工程，这个是 xilinx 自带的一个仿真工程。
2. Run Simulation
点击 Run Simulation 我们可以跑一下。
会打开如下仿真界面。
三、关键时序分析
我们从左侧，选择我们要看的 IP 核，右键 Add to Wave Window，就可以打开 mig 的时序。
如下图所示，我们可以看到几个关键信号：
- Mmcm_locked：拉高说明时钟输入正常。
- Init_calib_Complete：拉高说明 DDR 初始化已经完成，可以进行正常的数据传输。
这也是咱们硬件调试的时候两个关键信号，最好可以直接接到一个 LED 灯上，显示 DDR 的状态。
